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1. 发明公开

KR1020070015005A 시리얼 패럴렐 변환, 패럴렐 시리얼 변환, ＦＩＦＯ 일체회로 失效
标题翻译：串行转换并行转换，并行转换和FIFO统一电路
公开(公告)号：KR1020070015005A
公开(公告)日：2007-02-01
申请号：KR1020060070419
申请日：2006-07-26
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 사에키다카노리 , 아오키야스시 , 에이미츠,마사토모 , 나카가와마사시 , 니시자와미노루 , 이와사키다다시 , 기구치고이치로
IPC分类号： G06F7/00 , G06F13/00 , G06F1/00
CPC分类号： G06F13/4018 , Y02D10/14 , Y02D10/151
摘要： A circuit for integrating serial-to-parallel conversion, parallel-to-serial conversion, and FIFO(First Input First Output) is provided to reduce a scale of the circuit, and improve consumption power and fast processing by integrating a serial-to-parallel conversion circuit, a parallel-to-serial conversion circuit, and a FIFO circuit. A register(1) samples data by receiving data in serial and outputs multiple sample data in parallel. A selector(2) receives the sample data from the register and selects one of the received sample data according to a received control signal. A control signal generation circuit generates the control signal inputted to the selector to make the data output from the selector in serial by matching with order for inputting the data to the register in serial. The register performs a serial-to-parallel conversion function for converting the data inputted in serial into the parallel data. The order for outputting the data from the selector in serial gets equal order for inputting the data to the register in serial.
摘要翻译：提供串并转换，并行转串行转换和FIFO（First Input First Output）的电路，以减少电路规模，通过集成串并转换，并行转换电路，并行转换电路和FIFO电路。寄存器（1）通过串行接收数据并行输出多个采样数据来采样数据。选择器（2）从寄存器接收采样数据，并根据接收到的控制信号选择接收到的采样数据之一。控制信号产生电路产生输入到选择器的控制信号，以通过与用于将数据串行输入到寄存器的顺序相匹配来串行输出数据。寄存器执行串行到并行转换功能，将串行输入的数据转换为并行数据。以串行方式从选择器输出数据的顺序相同，用于将数据串行输入到寄存器。

2. 发明公开

KR1020070015094A 프리엠퍼시스 회로 有权
标题翻译： PREEMPHASIS电路
公开(公告)号：KR1020070015094A
公开(公告)日：2007-02-01
申请号：KR1020060071784
申请日：2006-07-28
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 사에키다카노리 , 아오키야스시 , 이와사키다다시 , 나리사와도시히로 , 다나카마코토 , 이이즈카요이치 , 오오키노부히로
IPC分类号： H04L25/02 , H03K19/0175
CPC分类号： H03M9/00
摘要： A pre-emphasis circuit is provided to acquire timing relaxation, latency reduction, improvement of operational limitation, and reduction of a circuit by removing a high speed operation circuit without using a differential circuit. A first parallel-serial conversion circuit(1011) receives parallel data and converts the parallel data into first serial data. A mixing circuit(103) receives the first serial data outputted from the first parallel-serial conversion circuit(1011) and second serial data which is delayed as long as a predetermined time from the first serial data. The mixing circuit(103) generates a signal of a pre-emphasis amplitude in response to a shift of the first serial data. A second parallel-serial conversion circuit(1012) receives the parallel data with the first parallel-serial conversion circuit(1011). The second parallel-serial conversion circuit(1012) converts the parallel data into the second serial data. A delay circuit delays a conversion timing of the second parallel-serial conversion circuit(1012) as long as a predetermined delay time from a conversion timing of the first parallel-serial conversion circuit(1011). The second serial data which is delayed as long as a predetermined delay time and received from the mixing circuit(103) is generated by the second parallel-serial conversion circuit(1012).
摘要翻译：提供预加重电路以通过在不使用差分电路的情况下去除高速运算电路来获取定时松弛，延迟减小，操作限制的改善和电路的减少。第一并行转换电路（1011）接收并行数据并将并行数据转换为第一串行数据。混合电路（103）接收从第一并行串行转换电路（1011）输出的第一串行数据和从第一串行数据长达预定时间延迟的第二串行数据。混合电路（103）响应于第一串行数据的移位产生预加重幅度的信号。第二并行串行转换电路（1012）与第一并行 - 串行转换电路（1011）接收并行数据。第二并行串行转换电路（1012）将并行数据转换成第二串行数据。只要来自第一并行串行转换电路（1011）的转换定时的预定延迟时间，延迟电路延迟第二并行 - 串行转换电路（1012）的转换定时。由第二并行串行转换电路（1012）产生从混合电路（103）接收到的预定延迟时间延迟的第二串行数据。

3. 发明授权

KR100846326B1 시리얼 패럴렐 변환, 패럴렐 시리얼 변환, ＦＩＦＯ 일체회로 失效
标题翻译：串行转换并行转换，并行转换和FIFO统一电路
公开(公告)号：KR100846326B1
公开(公告)日：2008-07-15
申请号：KR1020060070419
申请日：2006-07-26
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 사에키다카노리 , 아오키야스시 , 에이미츠,마사토모 , 나카가와마사시 , 니시자와미노루 , 이와사키다다시 , 기구치고이치로
IPC分类号： G06F7/00 , G06F13/00 , G06F1/00
CPC分类号： G06F13/4018 , Y02D10/14 , Y02D10/151
摘要： 회로 규모를 감축하고 고속화에 대응 가능하도록 한 시리얼 패럴렐, 패럴렐 시리얼, FIFO 일체 회로의 제공.
시리얼 데이터 (11) 를 입력하고, 카운터 (3) 로부터의 분주수 다상 클록 신호 (13) 에 기초하여, 패럴렐 데이터로 변환하여 출력하는 레지스터 (1), 레지스터 (1) 로부터의 패럴렐 데이터 (15) 를 받아 제어 신호 (14) 에 따라서 1 개를 선택하는 셀렉터 (2), 및 레지스터 (1) 에 시리얼로 데이터 (11) 가 입력된 순서에 대응하여 셀렉터 (2) 로부터 시리얼로 데이터가 순서대로 출력되도록, 셀렉터 (2) 에 제어 신호를 생성하는 카운터 (4) 를 구비하고 있다.
패럴렐 데이터, 카운터, 레지스터, FIFO

4. 发明授权

KR101012622B1 차동 송신기, 차동 수신기, 신호 송신기, 및 신호 송신 시스템 失效
标题翻译：差分发射机，差分接收机，信号发射机和信号发射系统
公开(公告)号：KR101012622B1
公开(公告)日：2011-02-09
申请号：KR1020080081615
申请日：2008-08-20
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 이와사키다다시
IPC分类号： H03K17/00
CPC分类号： H04L25/029 , H04L25/0272 , H04L25/0292
摘要： 본 발명의 일 실시형태에 따르면, 전력 소비를 감소시킬 수 있고 용이하게 설계될 수 있는 신호 송신기를 실현하는 것이 가능하다. 차동 송신기 블록은 유휴 상태에서 소정의 로직 신호에 고정된 차동 출력 신호들을 차동 수신기 블록으로 출력하며, 신호 송신 경로로부터 종단 저항기들을 접속해제시킨다. 차동 수신기 블록에서, 차동 비교기는 차동 송신기 블록으로부터의 차동 출력 신호의 심볼들에 의해 결정된 로직을 출력하며, 동작 상태 검출기는, 차동 비교기에 의해 소정의 로직을 연속적으로 출력하는 시간이 소정의 시간에 도달한다는 것을 검출할 시에 유휴 상태를 검출하고, 그 유휴 상태의 검출시에 수신측에서의 신호 송신기로부터 종단 저항기들을 접속해제시키도록 스위치들을 제어한다.
차동 송신기, 차동 수신기

5. 发明公开

KR1020090019742A 차동 송신기, 차동 수신기, 신호 송신기, 및 신호 송신 시스템 失效
标题翻译：差分发射机，差分接收机，信号发射机和信号发射系统
公开(公告)号：KR1020090019742A
公开(公告)日：2009-02-25
申请号：KR1020080081615
申请日：2008-08-20
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 이와사키다다시
IPC分类号： H03K17/00
CPC分类号： H04L25/029 , H04L25/0272 , H04L25/0292
摘要： A differential transmitter, a differential receiver, and a signal projector and a signal transmission system are provided to avoid the electrical energy consumption of the terminating resistor by turning off P-type transistor completely. A signal transmitter(110) outputs the differential output signals according to the input of differential input signals. Output terminals(105a,105b) output differential output signals from the transmitter signal transmitter. Transmission side terminating resistors(118a,118b) are parallely connected between the transmitter signal transmitter and output terminals. When the transmission side terminating resistor connection controller and differential input signals are inputted, the connection of transmission side terminating resistors is broken on the idle state where logic data are fixed from the transmitter signal transmitter. The transmitter signal transmitter comprises the differential pair which is cultivated by transistors in order to output the differential output signal. The transmission side terminating resistor is connected to the drain of transistors forming the differential pair.
摘要翻译：提供差分发射器，差分接收器以及信号放大器和信号传输系统，以通过完全关闭P型晶体管来避免终端电阻器的电能消耗。信号发送器（110）根据差分输入信号的输入输出差分输出信号。输出端子（105a，105b）从发送器信号发送器输出差分输出信号。传输侧终端电阻（118a，118b）平行连接在发射机信号发射机和输出终端之间。当发送端终端电阻器连接控制器和差分输入信号被输入时，发送端终端电阻器的连接在从发送器信号发送器固定逻辑数据的空闲状态下断开。发射机信号发射机包括由晶体管培养的差分对，以输出差分输出信号。发送端终端电阻器连接到形成差分对的晶体管的漏极。

6. 发明授权

KR100779435B1 프리엠퍼시스 회로 有权
标题翻译： PREEMPHASIS电路
公开(公告)号：KR100779435B1
公开(公告)日：2007-11-26
申请号：KR1020060071784
申请日：2006-07-28
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 사에키다카노리 , 아오키야스시 , 이와사키다다시 , 나리사와도시히로 , 다나카마코토 , 이이즈카요이치 , 오오키노부히로
IPC分类号： H04L25/02 , H03K19/0175
CPC分类号： H03M9/00
摘要： (과제)
소비 전류의 삭감, 회로 규모의 삭감, 고속 동작을 가능하게 하는 프리엠퍼시스 회로의 제공.
(해결수단)
패럴렐 데이터를 제 1 시리얼 데이터로 변환하는 제 1 패럴렐 시리얼 변환 회로 (101
1 ) 와, 그 패럴렐 데이터를 제 2 시리얼 데이터로 변환하는 제 2 패럴렐 시리얼 변환 회로 (101
2 ) 와, 상기 제 1 및 제 2 패럴렐 시리얼 변환 회로의 제 1 및 제 2 시리얼 데이터를 입력하여 상기 제 1 시리얼 데이터의 변화점을 강조한 신호를 출력하는 혼합 회로 (103) 와, 상기 제 1 및 제 2 패럴렐 시리얼 변환 회로에, 서로 상이 다른 클록군으로 이루어지는 제 1 클록군과, 서로 상이 다른 클록군으로 이루어지는 제 2 클록군을 각각 공급하는 클록 생성 회로 (102) 를 구비하고, 상기 제 2 클록군의 제 1 상의 클록은, 상기 제 1 클록군의 제 2 상의 클록에 대응하고 있다.
프리엠퍼시스 회로

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