专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明授权

KR100632071B1 반도체 소자의 금속 배선 형성 방법 失效
标题翻译：形成半导体金属线的方法
公开(公告)号：KR100632071B1
公开(公告)日：2006-10-04
申请号：KR1020020054232
申请日：2002-09-09
申请人： 동부일렉트로닉스 주식회사
发明人： 이대근
IPC分类号： H01L21/3205
摘要： 식각가스로 인한 금속막의 부식을 막으면서 미세한 금속배선을 형성할 수 있는 본 발명에 따른 반도체 소자의 금속배선 형성 방법은 콘택홀이 완전히 매립되도록 금속막을 형성하는 단계와, 금속막 상부에 식각정지막과 제 1절연막을 순차적으로 형성한 후에, 콘택홀 영역을 오픈시키면서 콘택홀의 어느 한측벽에 얼라인되도록 제 1절연막을 식각하는 단계와, 제 1절연막과 식각정지막의 상부에 제 2절연막을 형성하고, 제 2절연막을 식각해서 상기 제 1절연막의 측벽에 스페이서를 형성하는 단계와, 제 1절연막을 제거한 후에 스페이서를 식각 마스크로 하여 상기 제 1절연막 및 금속막을 식각하여 금속 배선을 형성하는 단계를 포함한다.

2. 发明授权

KR100530512B1 에어갭을 이용한 반도체 소자의 층간절연막 형성방법 失效
标题翻译：半导体器件的IMD制造方法
公开(公告)号：KR100530512B1
公开(公告)日：2005-11-22
申请号：KR1020030052946
申请日：2003-07-31
申请人： 동부일렉트로닉스 주식회사
发明人： 이대근
IPC分类号： H01L21/31
摘要： 본 발명은 반도체 소자의 층간절연막 형성방법에 관한 것으로, 보다 자세하게는 에어갭을 이용하여 반도체 소자의 층간절연막을 형성하는 방법에 관한 것이다.
본 발명의 상기 목적은 소정의 구조물이 형성된 기판에 금속층을 형성하고 패터닝하는 제 1공정, 상기 기판에 절연막을 형성하는 제 2공정, 상기 절연막 상부에 희생막과 절연막을 반복 형성하는 제 3공정, 상기 희생막과 절연막을 패터닝하여 에어갭을 형성하는 제 4공정 및 상기 패터닝된 희생막과 절연막 상부에 산화막을 형성하는 제 5공정을 포함하는 것을 특징으로 하는 에어갭을 이용한 반도체 소자의 층간절연막 형성방법에 의해 달성된다.
따라서, 본 발명의 에어갭을 이용한 반도체 소자의 층간절연막 형성방법은 층간절연막의 내부에 에어갭을 형성하여 유전율이 낮아져 소자의 금속과 금속사이의 간섭 현상과 층간절연막의 캐패시터화를 막아 동일한 층간절연막 두께를 가지는 소자의 경우에 보다 낮은 유전율을 가지게 할 수 있어 소자의 동작을 보다 원활히 진행할 수 있게 하는 효과가 있다.

3. 发明公开

KR1020050069640A 연결 콘택과의 접촉 저항을 줄이는 반도체 소자의 금속패턴 형성 방법 有权
标题翻译：用于制造金属图案以通过互连接触来降低接触电阻的方法
公开(公告)号：KR1020050069640A
公开(公告)日：2005-07-05
申请号：KR1020030101907
申请日：2003-12-31
申请人： 동부일렉트로닉스 주식회사
发明人： 이대근
IPC分类号： H01L21/768
CPC分类号： H01L23/485 , H01L21/76804 , H01L21/76838 , H01L2924/0002 , H01L2924/00
摘要： 연결 콘택과의 접촉 저항을 줄이는 반도체 소자의 금속 패턴 형성 방법을 제시한다. 본 발명의 일 관점에 따르면, 반도체 기판 상의 하부 절연층을 관통하는 텅스텐층의 연결 콘택을 형성하고, 연결 콘택을 덮는 상부 절연층을 형성하고, 절연층에 다마신 트렌치가 형성될 위치에 다마신 트렌치와 대등한 선폭의 홈을 형성한다. 홈의 측벽에 마스크 스페이서를 형성하고, 상부 절연층에 다마신 공정을 수행하여 마스크 스페이서에 의해 바닥 프로파일이 연결 콘택 쪽으로 기울어진 연결 콘택의 상측 및 측벽 일부를 노출하는 다마신 트렌치를 형성한다. 다마신 트렌치를 채워 연결 콘택에 전기적으로 연결되는 구리의 배선의 금속 패턴을 형성한다.

4. 发明公开

KR1020050037800A 반도체 소자의 제조방법 失效
公开(公告)号：KR1020050037800A
公开(公告)日：2005-04-25
申请号：KR1020030073071
申请日：2003-10-20
申请人： 동부일렉트로닉스 주식회사
发明人： 이대근
IPC分类号： H01L21/28
摘要： 본 발명은 듀얼 다마신 공정에서의 비아홀 및 트렌치 형성 공정을 간략화하고 미세 프로파일을 조절할 수 있는 반도체 소자의 제조방법에 관한 것으로서,
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 식각 저지층을 적층하는 단계;와, 상기 식각 저지층 상에 제 1 층간절연막을 적층하는 단계;와, 상기 제 1 층간절연막 상에 상기 제 1 층간절연막에 비해 상대적으로 식각 속도가 빠른 제 2 층간절연막을 적층하는 단계;와, 상기 제 2 층간절연막 상에 비아홀 영역에 상응하는 제 2 층간절연막을 노출시키는 식각 마스크 패턴을 형성하는 단계;와, 상기 식각 마스크 패턴을 이용하여 노출된 상기 제 2 층간절연막 및 하부의 제 1 층간절연막을 식각, 제거하여 비아홀을 형성하는 단계;와, 상기 식각 마스크 패턴을 제거하여 상기 제 2 층간절연막의 상부를 노출시킨 상태에서, 습식 식각 공정을 진행하여 비아홀 주변의 제 2 층간절연막을 부분 식각함으로써 트렌치를 형성하는 단계를 포함하여 이루어 지는 것을 특징으로 한다.

5. 发明公开

KR1020040070741A 반도체 소자의 콘텍홀 형성 방법 失效
标题翻译：形成半导体器件接触孔的方法
公开(公告)号：KR1020040070741A
公开(公告)日：2004-08-11
申请号：KR1020030006924
申请日：2003-02-04
申请人： 동부일렉트로닉스 주식회사
发明人： 이대근
IPC分类号： H01L21/28
摘要： PURPOSE: A method for forming a contact hole of a semiconductor device is provided to prevent an overhang from occurring in a barrier metal deposition process and a tungsten deposition process according as a contact hole decreases in size by performing an Ar sputtering process while an active region is not open in etching the contact hole and by rounding the upper part of the contact hole without an additional process. CONSTITUTION: A photoresist contact hole mask pattern(300) is formed in a contact hole formation region on a silicon substrate. A predetermined thickness of an interlayer oxide layer(302) is etched by a conventional ME(main etch) recipe while using the contact hole photoresist mask. A new recipe having high etch selectivity with respect to photoresist is used to cause a loss(306) in the photoresist mask greater than a loss(304) in the oxide layer in the contact hole formation region etched by the predetermined thickness so that an etch process is performed on the residual portion including the active region to make the upper part of the contact hole have a top-round profile.
摘要翻译：目的：提供一种用于形成半导体器件的接触孔的方法，以防止在阻挡金属沉积工艺中出现突出，并且通过执行Ar溅射工艺，随着接触孔的尺寸减小，钨沉积工艺在有源区在蚀刻接触孔时不打开，并且通过在接触孔的上部四舍五入而没有额外的工艺。构成：在硅衬底上的接触孔形成区域中形成光致抗蚀剂接触孔掩模图案（300）。使用接触孔光致抗蚀剂掩模，通过常规ME（主蚀刻）配方蚀刻层间氧化物层（302）的预定厚度。使用相对于光致抗蚀剂具有高蚀刻选择性的新配方，导致光致抗蚀剂掩模中的损耗（306）大于在预定厚度蚀刻的接触孔形成区域中的氧化物层中的损耗（304），使得蚀刻在包括活性区域的残留部分上进行处理，以使接触孔的上部具有顶部圆形轮廓。

6. 发明公开

KR1020040060193A 반도체 소자의 셀로우 트렌치 소자분리막의 제조 방법 失效
标题翻译：用于制造半导体器件的低温隔离层的方法
公开(公告)号：KR1020040060193A
公开(公告)日：2004-07-06
申请号：KR1020020086732
申请日：2002-12-30
申请人： 동부일렉트로닉스 주식회사
发明人： 이대근
IPC分类号： H01L21/762
摘要： PURPOSE: A method for fabricating a shallow trench isolation layer of a semiconductor device is provided to prevent the generation of voids by burying a gap-fill insulating layer into a trench. CONSTITUTION: A pad oxide layer(102) and a hard mask layer are laminated on a semiconductor substrate(100). A hard mask pattern and a pad oxide layer pattern are formed by patterning the hard mask layer and the pad oxide layer. A trench is formed by etching the semiconductor substrate. A lateral part and an upper part of the hard mask layer are etched by performing a wet etch process. A spacer is formed on an inner wall of the hard mask layer. A gap-fill insulating layer is formed on the trench. A shallow trench isolation layer(110a) is formed by planarizing a surface of the gap-fill insulating layer.
摘要翻译：目的：提供一种用于制造半导体器件的浅沟槽隔离层的方法，以通过将间隙填充绝缘层埋入沟槽中来防止产生空隙。构成：在半导体衬底（100）上层叠衬垫氧化物层（102）和硬掩模层。通过图案化硬掩模层和焊盘氧化物层来形成硬掩模图案和焊盘氧化物层图案。通过蚀刻半导体衬底形成沟槽。通过执行湿蚀刻工艺来蚀刻硬掩模层的侧面部分和上部。在硬掩模层的内壁上形成间隔物。在沟槽上形成间隙填充绝缘层。通过平坦化间隙填充绝缘层的表面形成浅沟槽隔离层（110a）。

7. 发明公开

KR1020040055351A 반도체 소자의 제조방법 有权
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020040055351A
公开(公告)日：2004-06-26
申请号：KR1020020081995
申请日：2002-12-20
申请人： 동부일렉트로닉스 주식회사
发明人： 이대근
IPC分类号： H01L21/76
CPC分类号： H01L21/3085 , H01L21/76224
摘要： PURPOSE: A method for fabricating a semiconductor device is provided to form a trench of a uniform depth at all times and stabilize a fabricating process by using a nitride layer as an etch end point in etching a trench. CONSTITUTION: A pad oxide layer and a nitride layer are sequentially formed on a silicon substrate(11). A photoresist layer is formed on the nitride layer. A photoresist layer pattern for forming a trench(T) is formed. The nitride layer and the pad oxide layer are etched by using the photoresist layer pattern as a mask while the silicon substrate is etched to form a trench by using the nitride layer as an etch stop point. An oxide layer(15a) for gap-filling the trench is deposited on the silicon substrate to fill the trench by a CVD(chemical vapor deposition) method. After the gap-filling oxide layer is buried in the trench, a CMP(chemical mechanical polishing) process using the nitride layer as a buffer layer is performed on the gap-filling oxide layer so that the gap-filling oxide layer exists only in the trench.
摘要翻译：目的：提供一种用于制造半导体器件的方法，以在所有时间形成均匀深度的沟槽，并通过在蚀刻沟槽中使用氮化物层作为蚀刻终点来稳定制造工艺。构成：衬垫氧化物层和氮化物层依次形成在硅衬底（11）上。在氮化物层上形成光致抗蚀剂层。形成用于形成沟槽（T）的光致抗蚀剂层图案。通过使用光致抗蚀剂层图案作为掩模来蚀刻氮化物层和焊盘氧化物层，同时通过使用氮化物层作为蚀刻停止点来蚀刻硅衬底以形成沟槽。用于间隙填充沟槽的氧化物层（15a）沉积在硅衬底上，以通过CVD（化学气相沉积）方法填充沟槽。在间隙填充氧化物层埋入沟槽之后，在间隙填充氧化物层上进行使用氮化物层作为缓冲层的CMP（化学机械抛光）工艺，使得间隙填充氧化物层仅存在于沟。

8. 发明公开

KR1020040054097A 반도체 소자의 본딩 패드와 이의 형성 방법 失效
标题翻译：半导体器件的接合片及其形成方法
公开(公告)号：KR1020040054097A
公开(公告)日：2004-06-25
申请号：KR1020020080763
申请日：2002-12-17
申请人： 동부일렉트로닉스 주식회사
发明人： 이대근
IPC分类号： H01L21/60
CPC分类号： H01L24/05 , H01L24/03 , H01L24/45 , H01L24/48 , H01L2224/02166 , H01L2224/04042 , H01L2224/05073 , H01L2224/05166 , H01L2224/05181 , H01L2224/05187 , H01L2224/05556 , H01L2224/05624 , H01L2224/05647 , H01L2224/451 , H01L2224/45124 , H01L2224/4847 , H01L2224/48724 , H01L2224/48747 , H01L2224/48992 , H01L2224/8592 , H01L2924/00014 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01014 , H01L2924/01022 , H01L2924/01029 , H01L2924/0105 , H01L2924/01073 , H01L2924/014 , H01L2924/04941 , H01L2924/04953 , H01L2924/0496 , H01L2224/45099 , H01L2924/00015 , H01L2924/00
摘要： PURPOSE: A bonding pad of a semiconductor device and a forming method thereof are provided to be capable of increasing the contact surface between the bonding pad and solder material for preventing bonding failure and restraining moisture from penetrating into an oxide layer. CONSTITUTION: A bonding pad(2) of a semiconductor device is provided with a barrier metal(4), a metal line layer(6) formed on the barrier metal, and a protecting metal layer(8) located at the upper edge portion of the metal line layer. The bonding pad further includes an insulating layer(10) located around the lateral portion of the resultant structure, a protecting layer(12) formed on the insulating layer, and an adhesive metal layer(14) formed at the inner wall of a pad portion(2a).
摘要翻译：目的：提供一种半导体器件的焊盘及其形成方法，其能够增加接合焊盘和焊料之间的接触表面，以防止接合失败并且抑制水分渗透到氧化物层中。构成：半导体器件的接合焊盘（2）设置有阻挡金属（4），形成在阻挡金属上的金属线层（6），以及保护金属层（8），位于上部边缘部分金属线层。接合焊盘还包括位于所得结构的侧部周围的绝缘层（10），形成在绝缘层上的保护层（12）和形成在焊盘部分的内壁处的粘合金属层（14）（2a）中。

9. 发明公开

KR1020040038167A 반도체 소자의 게이트 전극 형성 방법 失效
标题翻译：形成半导体器件栅极电极的方法
公开(公告)号：KR1020040038167A
公开(公告)日：2004-05-08
申请号：KR1020020067048
申请日：2002-10-31
申请人： 동부일렉트로닉스 주식회사
发明人： 이대근
IPC分类号： H01L29/78
摘要： PURPOSE: A method for forming a gate electrode of a semiconductor device is provided to be capable of reducing resistance of the gate electrode and improving contact margin. CONSTITUTION: An LDD(Lightly Doped Drain) region(103) is formed on a semiconductor substrate(100) with an isolation layer(101) by using the first photoresist pattern. A gate oxide layer(104) and the first conductive layer are sequentially deposited on the resultant structure and a spacer(105a) is formed by selectively etching the first conductive layer. The second conductive layer is then deposited on the resultant structure. A gate electrode(107a) is formed by etching the second conductive layer and the gate oxide layer.
摘要翻译：目的：提供一种用于形成半导体器件的栅电极的方法，其能够降低栅电极的电阻并改善接触余量。构成：通过使用第一光致抗蚀剂图案，在具有隔离层（101）的半导体衬底（100）上形成LDD（轻掺杂漏极）区域（103）。栅极氧化物层（104）和第一导电层依次沉积在所得结构上，并且通过选择性蚀刻第一导电层形成间隔物（105a）。然后将第二导电层沉积在所得结构上。通过蚀刻第二导电层和栅极氧化物层形成栅电极（107a）。

10. 发明公开

KR1020040026245A 반도체 소자 제조시 게이트 측벽 스페이서 형성방법 失效
标题翻译：在制造半导体元件中形成栅极间隔的方法
公开(公告)号：KR1020040026245A
公开(公告)日：2004-03-31
申请号：KR1020020057623
申请日：2002-09-23
申请人： 동부일렉트로닉스 주식회사
发明人： 이대근
IPC分类号： H01L21/336
摘要： PURPOSE: A method for forming a gate sidewall spacer in fabricating semiconductor elements is provided to improve contact resistance and resistivity of a silicide layer by forming a gate poly in two steps and by forming a sidewall spacer to the height of the first gate poly, so that the silicide layer is formed at both side surfaces of the second gate poly as well as on the upper surface of the second gate poly. CONSTITUTION: After the first gate poly is formed, a lightly-doped0drain(LDD)(102) is formed in the active region of a semiconductor device. A spacer is formed on the sidewall of the first gate poly. The second gate poly is deposited on the first gate poly. The second gate poly is etched to be aligned with the first gate poly. The silicide layer(116) is formed on the second gate poly.
摘要翻译：目的：提供一种在制造半导体元件中形成栅极侧壁间隔物的方法，以通过在两个步骤中形成栅极聚合物并且通过在第一栅极聚合物的高度形成侧壁间隔来提高硅化物层的接触电阻和电阻率，因此硅化物层形成在第二栅极poly的两个侧表面以及第二栅极聚合物的上表面上。构成：在形成第一栅极多晶硅之后，在半导体器件的有源区域中形成轻掺杂的LDD（LDD）（102）。间隔物形成在第一栅极聚合物的侧壁上。第二栅极聚合物沉积在第一栅极聚合物上。蚀刻第二栅极聚对体以与第一栅极聚对准。硅化物层（116）形成在第二栅极聚（poly）上。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式