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1. 发明授权

KR100294520B1 클럭신호발생기 有权
标题翻译：时钟信号发生器
公开(公告)号：KR100294520B1
公开(公告)日：2001-07-12
申请号：KR1019980031147
申请日：1998-07-31
申请人： 닛뽕덴끼 가부시끼가이샤
发明人： 미야노가즈따까
IPC分类号： H03L7/08
摘要： 클럭신호발생기는 외부클럭신호에 기초하여 차례로 연속하여 90 도 씩 쉬프트되는 4 개의 클럭신호를 발생시키는 위상쉬프터(11), 초기화주기에서 4 개의 신호 중 하나와 다른 하나를 내부클럭신호로서 연속하여 선택하는 초기화회로(16)를 포함한다. 위상비교기(14)는 초기화주기에 내부클럭신호를 상기 외부클럭신호와 비교하여, 내부클럭신호와 외부클럭신호 중 어느 것이 진상인지를 판정한다.
초기화회로(16)는 혼합기(17)의 동작주기에서 외부클럭신호에 내부클럭신호를 로크하기 위한 시간을 감소시킨다.

2. 发明公开

KR1019990078357A 결정 문턱값을 제어함으로써 유도적으로 결합된 출력 신호 전이에 의해 발생되는 입력 신호 노이즈로부터의 보호를 위한 전자회로 및 그 방법 失效
标题翻译：通过控制决策阈值引起的感应耦合输出信号转换引起的信号噪声保护的电子电路及其方法
公开(公告)号：KR1019990078357A
公开(公告)日：1999-10-25
申请号：KR1019990010767
申请日：1999-03-29
申请人： 닛뽕덴끼 가부시끼가이샤
发明人： 미야노가즈따까
IPC分类号： H03K17/16
CPC分类号： H03K5/13 , H03K5/082 , H03K2005/00071 , H03M1/0827
摘要： 노이즈-면역 (noise-immune) 전자회로는입력전송라인을통하여입력신호를수신하며상기입력신호를결정문턱값과비교하여상기입력신호및 상기결정문턱값의상대적인크기에기초한 1개의소정이산레벨을가지는전자회로의입력데이터를발생시키는입력회로와상기전자회로의출력데이터를수신하며그로부터출력신호를발생시키며출력전송라인상으로상기출력신호를전송하는출력회로를포함한다. 상기입력및 출력전송라인은유도적으로함께결합되어상기전송된출력신호에전압전이가발생하는경우, 상기수신된입력신호에노이즈가도입된다. 상기입력회로의결정에러를방지하기위하여, 노이즈보호회로가제공되어, 상기입력신호에발생되는노이즈와일치하는시점에서상기결정문턱값을제어하는상기전자회로의출력데이터의전압전이에반응하여상기노이즈가존재하여도상기입력회로는결정에러를발생시키지않는다.

3. 发明授权

KR100408101B1 ＤＬＬ 회로 및 ＤＬＬ 제어방법 有权
标题翻译： DLL회로및DLL제어방법
公开(公告)号：KR100408101B1
公开(公告)日：2003-12-03
申请号：KR1020010042341
申请日：2001-07-13
申请人： 르네사스 일렉트로닉스 가부시키가이샤 , 닛뽕덴끼 가부시끼가이샤
发明人： 미야노가즈따까
IPC分类号： H03L7/00
CPC分类号： H03K5/1565 , H03K5/08 , H03K5/133 , H03L7/0814 , H03L7/087 , Y10S331/02
摘要： A delay locked loop (DLL) circuit (10) can include first phase decision circuit (1), a second phase decision circuit (2), an arbitrary phase generator circuit (3), and a variable pulse width circuit (4). First phase decision circuit (1) may receive an external clock signal (D1) and an internal clock signal (D3) and may generate a phase decision signal (D4) that may indicate whether a first edge of internal clock signal (D3) is to be sped-up or delayed. Arbitrary phase generator circuit (3) may provide a phase shifted signal based on phase decision signal (D4). Second phase decision circuit (2) may receive external clock signal (D1) and internal clock signal (D3) and may generate a phase decision signal (D5) that may indicate whether a second edge of internal clock signal (D3) is to be sped-up or delayed. Variable pulse width circuit (4) may receive the phase shifted signal and delay a falling edge based on phase decision signal (D5).
摘要翻译：延迟锁定环（DLL）电路（10）可以包括第一相位判定电路（1），第二相位判定电路（2），任意相位发生器电路（3）和可变脉冲宽度电路（4）。第一相位判定电路（1）可以接收外部时钟信号（D1）和内部时钟信号（D3），并且可以产生可以指示内部时钟信号（D3）的第一边缘是否要接收的相位判定信号（D4）加快或延迟。任意相位发生器电路（3）可以基于相位判定信号（D4）提供相移信号。第二相位判定电路（2）可以接收外部时钟信号（D1）和内部时钟信号（D3）并且可以产生相位判定信号（D5），其可以指示内部时钟信号（D3）的第二边缘是否将被调速或延迟。可变脉宽电路（4）可以接收相移信号并基于相位判定信号（D5）延迟下降沿。

4. 发明公开

KR1019990014329A 클럭신호발생기 有权
公开(公告)号：KR1019990014329A
公开(公告)日：1999-02-25
申请号：KR1019980031147
申请日：1998-07-31
申请人： 닛뽕덴끼 가부시끼가이샤
发明人： 미야노가즈따까
IPC分类号： H03L7/08
摘要： 클럭신호발생기는 외부클럭신호에 기초하여 차례로 연속하여 90 도 씩 쉬프트되는 4 개의 클럭신호를 발생시키는 위상쉬프터(11), 초기화주기에서 4 개의 신호 중 하나와 다른 하나를 내부클럭신호로서 연속하여 선택하는 초기화회로(16)를 포함한다. 위상비교기(14)는 초기화주기에 내부클럭신호를 상기 외부클럭신호와 비교하여, 내부클럭신호와 외부클럭신호 중 어느 것이 진상인지를 판정한다.
초기화회로(16)는 혼합기(17)의 동작주기에서 외부클럭신호에 내부클럭신호를 로크하기 위한 시간을 감소시킨다.

5. 发明公开

KR1020020007208A ＤＬＬ 회로 및 ＤＬＬ 제어방법 有权
标题翻译： DLL电路和DLL控制方法
公开(公告)号：KR1020020007208A
公开(公告)日：2002-01-26
申请号：KR1020010042341
申请日：2001-07-13
申请人： 르네사스 일렉트로닉스 가부시키가이샤 , 닛뽕덴끼 가부시끼가이샤
发明人： 미야노가즈따까
IPC分类号： H03L7/00
CPC分类号： H03K5/1565 , H03K5/08 , H03K5/133 , H03L7/0814 , H03L7/087 , Y10S331/02
摘要： PURPOSE: To provide a DLL (Delay Locked Loop) circuit that provides an output of a clock signal of one system fixed with respect to both leading and trailing edges of a clock signal with a decreased chip size and reduced power consump tion. CONSTITUTION: A 1st phase decision circuit 1 and a 2nd phase decision circuit 2 receive an internal clock outputted from a pulse width variable circuit 4, the 1st phase decision circuit 1 decides a phase relation between an external clock D1 and the internal clock D3 to provide an output of a 1st phase decision signal D4, and the 2nd phase decision circuit 2 decides a phase relation between the external clock D1 and the internal clock D3 to provide an output of a 2nd phase decision signal D5. An optional phase generating circuit 3 adjusts a phase a reference clock D2 on the basis of the 1st phase decision signal D4 to output an adjusted reference clock D2' to the pulse width variable circuit 4, and the pulse width variable circuit 4 adjusts the pulse width of the adjusted reference clock D2' on the basis of the 2nd phase decision signal D3.
摘要翻译：目的：提供一个DLL（延迟锁定环路）电路，它提供一个系统的时钟信号的输出，该时钟信号相对于时钟信号的前沿和后沿固定，具有减小的芯片尺寸和降低的功耗。构成：第一相位判定电路1和第二相位判定电路2接收从脉冲宽度可变电路4输出的内部时钟，第一相位判定电路1判定外部时钟D1与内部时钟D3之间的相位关系，以提供第一相位判定信号D4的输出，第二相位判定电路2决定外部时钟D1和内部时钟D3之间的相位关系，以提供第二相位判定信号D5的输出。可选择的相位产生电路3基于第一相位判定信号D4来调整参考时钟D2的相位，以将调整的基准时钟D2'输出到脉冲宽度可变电路4，并且脉冲宽度可变电路4调整脉冲宽度基于第二相位判定信号D3调整的基准时钟D2'。

6. 发明授权

KR100305092B1 결정 문턱값을 제어함으로써 유도적으로 결합된 출력 신호 전이에 의해 발생되는 입력 신호 노이즈로부터의 보호를 위한 전자회로 및 그 방법 失效
标题翻译：通过控制决策阈值引起的感应耦合输出信号转换引起的信号噪声保护的电子电路及其方法
公开(公告)号：KR100305092B1
公开(公告)日：2001-10-29
申请号：KR1019990010767
申请日：1999-03-29
申请人： 닛뽕덴끼 가부시끼가이샤
发明人： 미야노가즈따까
IPC分类号： H03K17/16
CPC分类号： H03K5/13 , H03K5/082 , H03K2005/00071 , H03M1/0827
摘要： 노이즈-면역 (noise-immune) 전자회로는입력전송라인을통하여입력신호를수신하며상기입력신호를결정문턱값과비교하여상기입력신호및 상기결정문턱값의상대적인크기에기초한 1개의소정이산레벨을가지는전자회로의입력데이터를발생시키는입력회로와상기전자회로의출력데이터를수신하며그로부터출력신호를발생시키며출력전송라인상으로상기출력신호를전송하는출력회로를포함한다. 상기입력및 출력전송라인은유도적으로함께결합되어상기전송된출력신호에전압전이가발생하는경우, 상기수신된입력신호에노이즈가도입된다. 상기입력회로의결정에러를방지하기위하여, 노이즈보호회로가제공되어, 상기입력신호에발생되는노이즈와일치하는시점에서상기결정문턱값을제어하는상기전자회로의출력데이터의전압전이에반응하여상기노이즈가존재하여도상기입력회로는결정에러를발생시키지않는다.

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