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2. 发明授权

KR100597910B1 반도체 기억 장치 失效
标题翻译：半导体存储设备
公开(公告)号：KR100597910B1
公开(公告)日：2006-07-10
申请号：KR1020057007903
申请日：2002-11-08
申请人： 가부시키가이샤 히타치세이사쿠쇼 , 엘피다 메모리, 아이엔씨. , 가부시키가이샤 히타치초엘에스아이시스템즈
发明人： 세끼구찌,도모노리 , 미야따께,신이찌 , 사까따,다께시 , 다께무라,리이찌로 , 노다,히로마사 , 가지가야,가즈히꼬
IPC分类号： G11C7/06 , G11C11/407 , G11C11/409 , H01L27/108
摘要： 본 발명의 다이렉트 센스 앰프는 비트선이 게이트에 접속되는 차동쌍으로서 작용하는 MOS 트랜지스터와 RLIO선 사이에 비트선 방향으로 배선된 열 선택선으로 제어되는 MOS 트랜지스터를 넣어서 분리하고, 또한 차동쌍으로서 작용하는 MOS 트랜지스터의 소스를 워드선 방향으로 배선된 공통 소스선에 접속한다. 읽어 내기 동작시에는, 열 선택선과 공통 소스선에 의해 선택 매트에 있어서만 다이렉트 센스 앰프를 활성화함으로써, 읽어 내기 동작시의 소비 전력을 대폭적으로 저감한다. 또한, 차동쌍으로서 작용하는 MOS 트랜지스터의 기생 용량을 로컬 IO선으로부터 분리하여 로컬 IO선의 부하 용량을 저감하여, 읽어 내기 속도의 고속화를 행한다. 또한, 읽어 내기 동작에 있어서의 로컬 IO선의 부하 용량의 데이터 패턴 의존성을 저감하여, 제조후의 시험을 용이화한다.
다이렉트 센스 앰프, 반도체 기억 장치, RAM, 메모리 어레이, MOS 트랜지스터
摘要翻译：本发明的直接读出放大器被置于其通过差动对中的MOS晶体管和RLIO线作用之间的位线方向布线为连接到栅极的位线的列选择线控制的MOS晶体管分离，并且还用作差分对 MOS晶体管的源极连接到在字线方向上布线的公共源极线。在读操作期间，直接感测放大器仅通过列选择线和公共源极线在所选垫中被激活，由此显着降低读取操作中的功耗。此外，用作差分对的MOS晶体管的寄生电容与本地IO线分离，以减小本地IO线的负载电容，从而提高读取速度。此外，读取操作中本地I / O线的负载电容的数据模式依赖性降低，并且便于制造之后的测试。

4. 发明授权

KR100537961B1 반도체 메모리 장치 및 그 제어 방법 失效
标题翻译：半导体存储器件及其控制方法
公开(公告)号：KR100537961B1
公开(公告)日：2005-12-21
申请号：KR1020030032854
申请日：2003-05-23
申请人： 엘피다 메모리, 아이엔씨. , 가부시키가이샤 히타치세이사쿠쇼 , 가부시키가이샤 히타치초엘에스아이시스템즈
发明人： 후지사와히로끼 , 요꼬우히데유끼
IPC分类号： G11C11/401
CPC分类号： G11C7/1066 , G11C7/06 , G11C8/12 , G11C11/4091
摘要： 본 발명은 서브 증폭기의 배치에 의한 면적의 확대를 경감시킴과 더불어, 서브 증폭기에 의한 소비 전력을 저감할 수 있는 반도체 메모리 장치를 제공한다.
소정의 기억 용량을 갖는 뱅크를 구비한 반도체 메모리 장치에 있어서, 뱅크를 2 분할하는 중앙 위치에 서브 증폭기 블럭을 배치한다. 서브 증폭기 블럭은 분할된 2개의 메모리 영역에 배치된 감지 증폭기 세트에 LIO를 통하여 접속되는 복수의 서브 증폭기와, 이들 서브 증폭기를 제어하는 서브 증폭기 제어 회로를 포함한다. 서브 증폭기 제어 회로에 의해, 워드 라인이 선택된 경우, 워드 라인의 양측에 위치하는 서브 증폭기들 중 한쪽만을 활성화하는 제어 동작을 수행함으로써, 서브 증폭기의 활성화에 따른 전력 소모를 저감시킨다.

5. 发明公开

KR1020040111058A 네트워크 감시 시스템, 재생 단말기 또는 감시 단말기 失效
标题翻译：网络监控系统，终端终端或监控终端，特别是提高不同通信系统的通信质量
公开(公告)号：KR1020040111058A
公开(公告)日：2004-12-31
申请号：KR1020040043966
申请日：2004-06-15
申请人： 가부시키가이샤 히타치세이사쿠쇼 , 가부시키가이샤 히타치초엘에스아이시스템즈
发明人： 아리모리고즈에 , 다까하시다까시 , 호시도시오
IPC分类号： H04L12/26 , H04L12/70
CPC分类号： H04L43/00 , H04L41/06 , H04L43/16
摘要： PURPOSE: A network monitoring system, a reproducing terminal or a monitoring terminal are provided to allow a network line to obtain an occupancy rate of monitoring information and transmit high quality monitoring information. CONSTITUTION: A coding unit(103) compresses image data. A data transmission unit(105) transmits monitoring information including the compressed image data through a network line. An information amount controlling unit(107) controls an amount of information per unit time of the monitoring information transmitted from the data transmission unit(105). A data receiving unit(201) receives the monitoring information transmitted from a monitoring device(10) through the network line. A decoding unit(203) expands the compressed image data of the monitoring information. A transmittible information amount calculating unit(501) calculates an amount of transmittible information per unit time of the network line. A transmission data information amount calculating unit(502) calculates an amount of transmission data information per unit time of the monitoring information to be transmitted based on a pre-set occupancy rate. The information amount controlling unit is controlled based on the amount of transmission data information per unit time.
摘要翻译：目的：提供网络监控系统，再现终端或监控终端，使网络线路能够获得监控信息的占用率，并发送高质量的监控信息。构成：编码单元（103）压缩图像数据。数据发送单元（105）通过网线发送包含压缩图像数据的监视信息。信息量控制单元（107）控制从数据发送单元（105）发送的监视信息的每单位时间的信息量。数据接收单元（201）通过网线接收从监视设备（10）发送的监视信息。解码单元（203）扩展监视信息的压缩图像数据。可发送信息量计算单元（501）计算网络线路每单位时间的可发送信息量。发送数据信息量计算部（502）根据预先设定的占有率，计算发送的监视信息的每单位时间的发送数据信息量。基于每单位时间的发送数据信息量来控制信息量控制单元。

6. 发明公开

KR1020040100867A 반도체 기억 장치 有权
标题翻译：具有与场效应晶体管共享的相移材料层的半导体IC器件
公开(公告)号：KR1020040100867A
公开(公告)日：2004-12-02
申请号：KR1020040013903
申请日：2004-03-02
申请人： 가부시키가이샤 히타치세이사쿠쇼 , 가부시키가이샤 히타치초엘에스아이시스템즈
发明人： 다까우라노리까쯔 , 마쯔오까히데유끼 , 데라오모또야스 , 구로쯔찌겐조 , 야마우찌즈요시
IPC分类号： H01L27/10 , H01L27/105 , H01L27/115
CPC分类号： H01L27/2436 , H01L27/2463 , H01L27/2472 , H01L45/06 , H01L45/1233 , H01L45/126 , H01L45/144 , H01L45/16
摘要： PURPOSE: A semiconductor IC(Integrated Circuit) device is provided to restrain the non-uniformity of electrical properties and the degradation of reliability by sharing a phase shift material layer with FETs(Field Effect Transistors) and forming a plate node electrode on the phase shift material layer. CONSTITUTION: A semiconductor IC device includes a plurality of memory cells. Each memory cell includes a resistive element(R) and FETs(QM) electrically connected with the resistive element on a semiconductor substrate(1). The resistive element is composed of a first electrode layer(21), a phase shift material layer(CG), and a second electrode layer(24). The resistive element is used for connecting electrically a common power source terminal to at least two FETs of the memory cell.
摘要翻译：目的：提供半导体IC（集成电路）器件，通过与FET（场效应晶体管）共享相移材料层并在相移上形成板状节点电极来抑制电性能的不均匀性和可靠性的劣化材料层。构成：半导体IC器件包括多个存储单元。每个存储单元包括与半导体衬底（1）上的电阻元件电连接的电阻元件（R）和FET（QM）。电阻元件由第一电极层（21），相移材料层（CG）和第二电极层（24）构成。电阻元件用于将公共电源端子电连接到存储器单元的至少两个FET。

7. 发明公开

KR1020040044913A 메모리 카드 및 그 초기 설정 방법 无效
标题翻译：存储卡以及如何初始化它
公开(公告)号：KR1020040044913A
公开(公告)日：2004-05-31
申请号：KR1020047003714
申请日：2002-05-08
申请人： 가부시끼가이샤 르네사스 테크놀로지 , 가부시키가이샤 히타치초엘에스아이시스템즈
发明人： 오오다떼,히데후미 , 시라이시,아쯔시 , 구라까따,시게오 , 가따야마,구니히로 , 가나모리,모또끼
IPC分类号： G06K19/07
CPC分类号： G11C16/20
摘要： 메모리 카드(1)의 초기 설정에서, 플래시 메모리(2)에 저장되어 있는 플래시 확인 데이터 FD를 판독하여, 그 데이터 FD와 미리 ROM에 저장되어 있는 동작 확인 데이터 FD1
1 을 비교하여, 이상이 없으면 ROM(4a)에 저장된 기입 확인 데이터 FD1
2 를 플래시 메모리(2)에 기입하고, 그 데이터를 다시 판독하여 ROM(4a)의 기입 확인 데이터 FD1
2 와 비교한다. 이들 데이터 비교 결과에 이상이 없으면, CPU는 플래시 메모리(2)가 정상이라고 판단한다. 또한, 데이터 비교 결과에 이상이 있는 경우, CPU는 레지스터(5a)에 리세트 처리 이상 데이터를 설정하고, 해당 컨트롤러(3)를 슬립 모드로 한다. 이 기간 동안 커맨드 CMD를 입력받으면 다시 데이터 비교를 실행한다.

8. 发明公开

KR1020030091765A 반도체 메모리 장치 및 그 제어 방법 失效
标题翻译：半导体存储器件及其控制方法
公开(公告)号：KR1020030091765A
公开(公告)日：2003-12-03
申请号：KR1020030032854
申请日：2003-05-23
申请人： 엘피다 메모리, 아이엔씨. , 가부시키가이샤 히타치세이사쿠쇼 , 가부시키가이샤 히타치초엘에스아이시스템즈
发明人： 후지사와히로끼 , 요꼬우히데유끼
IPC分类号： G11C11/401
CPC分类号： G11C7/1066 , G11C7/06 , G11C8/12 , G11C11/4091
摘要： 본 발명은 서브 증폭기의 배치에 의한 면적의 확대를 경감시킴과 더불어, 서브 증폭기에 의한 소비 전력을 저감할 수 있는 반도체 메모리 장치를 제공한다.
소정의 기억 용량을 갖는 뱅크를 구비한 반도체 메모리 장치에 있어서, 뱅크를 2 분할한 중앙 위치에 서브 증폭기 영역을 배치한다. 서브 증폭기 영역은 분할된 2개의 메모리 영역에 배치된 감지 증폭기 세트에 LIO를 개재하여 접속된 복수의 서브 증폭기와, 이들 서브 증폭기를 제어하는 서브 증폭기 제어 회로를 구비한다. 서브 증폭기 제어 회로에 의해, 워드 라인이 선택된 경우, 워드 라인의 양측에 위치하는 서브 증폭기 중 한쪽만을 활성화하는 제어 동작을 행함으로써, 서브 증폭기의 활성화에 따른 전력 소모를 저감시킨다.

9. 发明授权

KR100377648B1 기록정보재생장치 失效
公开(公告)号：KR100377648B1
公开(公告)日：2003-07-04
申请号：KR1019950015010
申请日：1995-06-08
申请人： 가부시끼가이샤 히다치 세이사꾸쇼 , 가부시키가이샤 히타치초엘에스아이시스템즈
发明人： 이소요시미 , 와따나베도시히꼬 , 하라가즈야 , 로꾸사까아끼히꼬 , 사또히데아끼
IPC分类号： G11B20/18
CPC分类号： G11B20/18 , G11B7/0037 , G11B7/08529 , G11B7/0948 , G11B19/12 , G11B19/26 , G11B20/1217 , G11B2020/183 , G11B2220/213 , G11B2220/2545
摘要： An apparatus for reproducing recorded information reads information from the track surface of a CD-ROM disk 1, performs error detection and correction processing on the read information to reproduce recorded information and then outputs the reproduced information. This apparatus includes a control device 11, which switches a reproduction operation to the standard speed mode in response to a correction failure condition generated in the quadruple speed mode and retries standard-speed reading of the information read with an error uncorrectable in the quadruple speed mode. Reducing the signal read speed to one-fourth in the retry processing at the standard speed improves the C/N ratio of the high-frequency signal RF by 6 dB, which in turn improves the correction capability for random errors.
摘要翻译：用于再现记录信息的设备从CD-ROM盘1的轨道表面读取信息，对读取的信息执行错误检测和校正处理以再现记录的信息，然后输出再现的信息。该设备包括控制装置11，该控制装置响应于在四倍速模式中产生的校正失败条件将再现操作切换到标准速度模式，并重试以在四倍速模式中不可校正的误差读取的信息的标准速度读取。在标准速度的重试处理中，将信号读取速度降低到四分之一可以将高频信号RF的C / N比提高6dB，这反过来又提高了随机误差的校正能力。

10. 发明授权

KR100294560B1 마이크로컴퓨터및제산회로 失效
标题翻译：微电脑和分频器电路
公开(公告)号：KR100294560B1
公开(公告)日：2001-09-17
申请号：KR1019970026157
申请日：1997-06-20
申请人： 가부시끼가이샤 히다치 세이사꾸쇼 , 가부시키가이샤 히타치초엘에스아이시스템즈 , 히다치초엘에스아이 엔지니어링가부시키가이샤
发明人： 가와사키순페이 , 사카키바라에이지 , 후카다가오루 , 야마자키다카나가 , 아카오야스시 , 바바시로 , 기하라도시마사 , 구라카즈게이이치 , 다와라야스히로 , 츠카모토다카시 , 마스무라시게키 , 가시와기유고 , 후지타슈야 , 이시다가츠히코 , 사와노리코 , 아사노요우이치 , 쟈키히데아키 , 스기와라다다히코 , 가이나가마사히로 , 노구치고키 , 와타베미츠루
IPC分类号： G06F9/28
摘要： PURPOSE: A microcomputer and a dividing circuit are provided to have a small program capacity or a high program memory using efficiency and a low system cost, while enjoying the advantage of simplification of the instruction decoding as in the RISC machine having a fixed length instruction format of the prior art. CONSTITUTION: The microcomputer MCU is packaged in a single semiconductor substrate. Letters Port I/O designates an input/output port to be used for the central processing unit CPU to input/output a signal, to drive an external display device and to inspect the state of an external switch. The central processing unit CPU inputs/outputs by reading/writing a register assigned to a certain address. Letters DMAC designate a DMA controller. A ROM is an instruction memory packaged on-chip and stores the instructions of the central processing unit CPU and a constant table. A RAM is a memory packaged on-chip and is used as the working area of the central processing unit CPU or a primary storage area for data. Letters BSC designate a bus state controller for controlling the bus access to the inside and outside of the microcomputer MCU. Letters CACHE designate a cache memory, i.e., a storage device for latching an instruction. Letters BURST/REFRESH designate a burst/refresh device for burst control of a continuous data transfer and for refresh control of a dynamic random access memory(DRAM) and is applied to a high-speed page mode access, when the DRAM is used as an external memory, and to a refreshing of the DRAM. Letters edb designate an internal data bus coupled through a port Port/Data to the external data EDB, and letters eab designate an internal address bus coupled through a port Port/Add to the external address bus EAB.

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