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81. 发明公开

KR1020090068465A 반도체 소자의 제조방법 无效
标题翻译：制造半导体的方法
公开(公告)号：KR1020090068465A
公开(公告)日：2009-06-29
申请号：KR1020070136091
申请日：2007-12-24
申请人： 주식회사 디비하이텍
发明人： 김대영
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/7833 , H01L21/28097 , H01L21/324 , H01L29/4975 , H01L29/66545 , H01L29/6659
摘要： A method for manufacturing a semiconductor device is provided to obtain a gate electrode having relatively low resistance by forming silicides uniformly. An insulating film(210a) is formed on a semiconductor substrate(100). A sacrifice pattern(220) is formed on the insulating film and a trench for exposing a portion of the insulating film is formed at the sacrifice pattern. A first gate forming material layer is formed at inside of the trench. A second gate forming material layer is formed at inside of the first gate forming material layer. A gate electrode is formed by allowing reaction between the first gate forming material layer and the second gate forming material layer.
摘要翻译：提供一种制造半导体器件的方法，以通过均匀地形成硅化物来获得具有相对低电阻的栅电极。绝缘膜（210a）形成在半导体衬底（100）上。在绝缘膜上形成牺牲图案（220），并且以牺牲图案形成用于暴露绝缘膜的一部分的沟槽。第一栅极形成材料层形成在沟槽的内部。在第一栅极形成材料层的内部形成第二栅极形成材料层。通过允许第一栅极形成材料层和第二栅极形成材料层之间的反应形成栅电极。

82. 发明公开

KR1020090067966A 반도체 소자 및 그 제조방법 无效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020090067966A
公开(公告)日：2009-06-25
申请号：KR1020070135806
申请日：2007-12-21
申请人： 주식회사 디비하이텍
发明人： 박영택
IPC分类号： H01L21/336
CPC分类号： H01L29/4933 , H01L21/28052 , H01L21/28061 , H01L21/28079 , H01L21/28088 , H01L21/28097 , H01L29/4975
摘要： A semiconductor device and a manufacturing method thereof are provided to reduce resistance of a gate electrode by forming the gate electrode using a gate insulating film, a seed film and a metal film. A semiconductor device includes a gate electrode, a sidewall space(60), a source region and a drain region. The gate electrode includes a gate insulating film(30), a seed film(40) and a metal film(50) which are formed on a semiconductor substrate. The sidewall space is formed at both sides of the gate electrode. The source region and the drain region are formed in the semiconductor substrate at both sides of the gate electrode. The seed film is made of a polysilicon layer having a thickness of 10 to 200A. The metal film contains at least one of W, Ti and Co.
摘要翻译：提供半导体器件及其制造方法，通过使用栅极绝缘膜，种子膜和金属膜形成栅电极来降低栅电极的电阻。半导体器件包括栅电极，侧壁空间（60），源极区和漏极区。栅电极包括形成在半导体衬底上的栅极绝缘膜（30），种子膜（40）和金属膜（50）。侧壁空间形成在栅电极的两侧。源极区域和漏极区域形成在栅电极两侧的半导体衬底中。种子膜由厚度为10〜200A的多晶硅层制成。金属膜含有W，Ti和Co中的至少一种

83. 发明授权

KR100868649B1 반도체 소자 및 그의 제조방법 失效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR100868649B1
公开(公告)日：2008-11-12
申请号：KR1020070047981
申请日：2007-05-17
申请人： 주식회사 디비하이텍
发明人： 신은종
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L21/823864 , H01L21/7682 , H01L21/823425 , H01L21/823468 , H01L29/4975 , H01L29/513 , H01L29/517 , H01L29/7833
摘要： A semiconductor device and a method of manufacture the same are provided to prevent an increase of the parasitic capacitance and operation speed. The semiconductor device comprises as follows. The gate insulating layer(35) is formed on a semiconductor substrate(10) including an LCD area, and a source and drain region. The nitride film is formed on the LCD area(13), and the source and drain region(15). The gate electrode(40) is formed on the gate insulating layer. The spacer(65) is formed at the side of the gate electrode. The interlayer insulating film is formed on the semiconductor substrate having the gate insulating layer, and the gate electrode and the spacer. The air gap(80) is formed between the spacer, and the semiconductor substrate and the interlayer insulating film. The nitride film is formed between the semiconductor substrate and the air gap.
摘要翻译：提供半导体器件及其制造方法以防止寄生电容和操作速度的增加。半导体器件包括如下。栅极绝缘层（35）形成在包括LCD区域以及源极和漏极区域的半导体衬底（10）上。氮化物膜形成在LCD区域（13）以及源极和漏极区域（15）上。栅电极（40）形成在栅极绝缘层上。间隔物（65）形成在栅电极的侧面。层间绝缘膜形成在具有栅极绝缘层的半导体衬底上，栅电极和间隔物之间。空隙（80）形成在间隔件与半导体衬底和层间绝缘膜之间。在半导体衬底和气隙之间形成氮化膜。

84. 发明公开

KR1020080098421A 반도체 디바이스 및 그 제조 방법 失效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020080098421A
公开(公告)日：2008-11-07
申请号：KR1020087022519
申请日：2006-11-24
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 마나베겐조
IPC分类号： H01L21/336
CPC分类号： H01L21/823814 , H01L21/28097 , H01L21/823835 , H01L29/4975 , H01L29/66545
摘要： This invention provides a semiconductor device comprising a silicon substrate, a gate insulating film provided on the silicon substrate, a gate electrode provided on the gate insulating film, and a field effect transistor having a source/drain region. A crystallized Ni silicide region containing an impurity element of a conductivity type which is opposite to the conductivity type of the field effect transistor in its channel region, is provided in the gate electrode in its part in contact with the gate insulating film.
摘要翻译：本发明提供了一种半导体器件，包括硅衬底，设置在硅衬底上的栅极绝缘膜，设置在栅极绝缘膜上的栅极电极和具有源极/漏极区域的场效应晶体管。与栅极绝缘膜接触的部分，在栅电极中设置结晶化的Ni硅化物区域，该硅化物区域包含与沟道区域中的场效应晶体管的导电类型相反的导电型杂质元素。

85. 发明公开

KR1020080039541A 실리사이드화된 리세스된 실리콘 有权
标题翻译：硅化硅
公开(公告)号：KR1020080039541A
公开(公告)日：2008-05-07
申请号：KR1020087007864
申请日：2006-08-28
申请人： 마이크론 테크놀로지, 인크.
发明人： 네자드,하산 , 피구라,토마스,에이. , 홀러,고든,에이. , 아이어,래비 , 멜드림,존,마크 , 하니쉬,져스틴
IPC分类号： H01L21/24 , H01L21/28
CPC分类号： H01L21/823835 , H01L21/28097 , H01L21/823418 , H01L21/823443 , H01L21/823814 , H01L27/10852 , H01L27/10876 , H01L27/10897 , H01L29/4975 , H01L29/66621 , H01L2924/0002 , H01L2924/00
摘要： Methods and structures are provided for full silicidation of recessed silicon. Silicon (52) is provided within a trench (50). A mixture of metals (55) is provided over the silicon (52) in which one of the metals diffuses more readily in silicon than silicon does in the metal, and another of the metals diffuses less readily in silicon than silicon does in the metal. An exemplary mixture includes 80% nickel and 20% cobalt. The silicon (52) within the trench (50) is allowed to fully silicide (56) without void formation, despite a relatively high aspect ratio for the trench (50). Among other devices, recessed access devices (RADs) can be formed by the method for memory arrays (10).
摘要翻译：为嵌入硅完全硅化提供了方法和结构。硅（52）设置在沟槽（50）内。在硅（52）上提供金属（55）的混合物，其中一种金属在硅中比硅中更容易扩散，而金属中的另一种在金属中比硅更容易扩散。示例性的混合物包括80％的镍和20％的钴。尽管沟槽（50）具有相对高的纵横比，但是沟槽（50）内的硅（52）被允许完全硅化物（56）而无空隙形成。在其他设备中，可以通过用于存储器阵列（10）的方法形成凹入访问设备（RAD）。

86. 发明授权

KR100721469B1 반도체 장치 및 그 제조 방법 有权
公开(公告)号：KR100721469B1
公开(公告)日：2007-05-23
申请号：KR1020050084743
申请日：2005-09-12
申请人： 가부시끼가이샤 도시바
发明人： 스즈끼마사미찌 , 마쯔시따다이스께 , 야마구찌다께시
IPC分类号： H01L29/78 , H01L21/8238
CPC分类号： H01L29/517 , H01L21/2807 , H01L21/28194 , H01L29/495 , H01L29/4966 , H01L29/4975 , H01L29/513
摘要： 반도체 장치는, 실리콘 기판과, 상기 실리콘 기판 상에 형성되고 적어도 Hf, Zr, Ti, Ta로부터 선택되는 적어도 1종의 원소의 산화물을 포함하는 절연층과, 상기 절연층 상에 형성된 전극과, 상기 실리콘 기판과 상기 절연층의 계면 및 상기 절연층과 상기 전극의 계면중 적어도 한쪽의 계면에, La 및 Al을 포함하는 금속 산화물층을 구비하는 것을 특징으로 하는 반도체 장치.
실리콘 기판, 소자 분리층, 게이트 절연층, 소스/드레인 확산층, 층간 절연층

87. 发明授权

KR100719342B1 듀얼 게이트 전극을 갖는 반도체 소자 및 그 형성 방법 有权
公开(公告)号：KR100719342B1
公开(公告)日：2007-05-17
申请号：KR1020050009147
申请日：2005-02-01
申请人： 삼성전자주식회사
发明人： 김우식
IPC分类号： H01L27/092 , H01L21/336
CPC分类号： H01L29/4975 , H01L21/28097 , H01L21/823835 , H01L21/823842 , H01L29/66545
摘要： 듀얼 게이트 전극을 갖는 반도체 소자 및 그 형성 방법을 제공한다. 이 소자는 제1 영역 및 제2 영역을 갖는 기판을 포함한다. 제1 금속실리사이드로 형성된 제1 게이트 전극이 제1 영역의 기판 상에 배치된다. 제1 금속실리사이드와 동일한 금속을 포함하는 제2 금속실리사이드로 형성된 제2 게이트 전극이 제2 영역의 기판 상에 배치된다. 기판과 제1 게이트 전극 사이, 및 기판과 제2 게이트 전극 사이에 게이트 절연막이 개재된다. 게이트 절연막은 제1 및 제2 금속실리사이드들의 고유한 일함수들을 증가 또는 감소시키는 페르미 피닝 효과(fermi pinning effect)를 발생시킨다. 이때, 제1 금속실리사이드는 제2 금속실리사이드에 비하여 낮은 실리콘 농도를 가져 제1 게이트 전극에 제공되는 페르미 피닝 효과가 제2 게이트 전극에 제공되는 페르미 피닝 효과에 비하여 약하다.

88. 发明公开

KR1020070050494A 반도체 디바이스 및 그 제조 방법 无效
标题翻译：用于制造具有高K栅介质层和硅化物电极的半导体器件的方法
公开(公告)号：KR1020070050494A
公开(公告)日：2007-05-15
申请号：KR1020077007428
申请日：2005-11-02
申请人： 인텔 코포레이션
发明人： 도크지마크 , 브라스크저스틴 , 카발리에로스잭 , 메츠매튜 , 다타수만 , 차우로버트
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L21/28097 , H01L21/823842 , H01L21/823857 , H01L29/513 , H01L29/517 , H01L29/66545 , H01L29/4975
摘要： 본 명세서에는 반도체 디바이스의 제조 방법이 개시되었다. 이 방법은 기판 상에 높은-k 게이트 유전층을 형성하는 단계와, 높은-k 게이트 유전층 상에 배리어 층을 형성하는 단계 및 배리어 층 상에 완전히 실리사이드된 게이트 전극을 형성하는 단계를 포함한다.

89. 发明公开

KR1020060026789A 반도체 장치 내 적어도 하나의 금속 게이트 패턴의형성방법들 有权
标题翻译：在半导体器件中形成最少一个金属栅格图案的方法
公开(公告)号：KR1020060026789A
公开(公告)日：2006-03-24
申请号：KR1020040075658
申请日：2004-09-21
申请人： 삼성전자주식회사
发明人： 김현수 , 윤종호 , 정성희 , 정석우 , 이병학 , 최길현 , 정은지
IPC分类号： H01L21/336
CPC分类号： H01L21/28097 , H01L21/823835 , H01L29/4975 , H01L29/665 , H01L29/66545
摘要： 반도체 장치 내 적어도 하나의 금속 게이트 패턴의 형성방법들을 제공한다. 이 형성방법들은 반도체 제조공정의 영향으로부터 트랜지스터의 문턱전압의 변화를 최소화시킬 수 있는 방안을 제시해준다. 이를 위해서, 반도체 기판의 활성영역을 가로질러서 달리는 적어도 하나의 정렬 패턴 및 그 패턴의 측벽들을 덮는 스페이서들을 차례로 형성하는 것을 포함한다. 상기 정렬 패턴은 도전막 패턴 및 정렬 캐핑막 패턴을 차례로 적층해서 형성한다. 상기 정렬 패턴 및 스페이서들을 덮는 매립 층간절연막을 형성한다. 상기 도전막 패턴을 노출시키도록 매립 층간절연막, 정렬 패턴 및 스페이서들에 평탄화 공정을 수행해서 스페이서 패턴들을 형성한다. 상기 스페이서 패턴들은 매립 층간절연막 및 도전막 패턴 사이에 개재되도록 형성한다. 상기 스페이서 패턴들 및 매립 층간절연막을 마스크로 사용해서 도전막 패턴의 일부분에 디스포저불(Disposable) 금속 실리사이드 막을 형성한다. 상기 디스포저불 금속 실리사이드 막을 반도체 기판으로부터 제거한다. 상기 스페이서 패턴들 및 매립 층간절연막을 마스크로 사용해서 도전막 패턴의 나머지 부분에 구속된(Confined) 금속 실리사이드 막을 연이어 형성한다. 상기 스페이서 패턴들 및 매립 층간절연막을 식각 버퍼막으로 사용해서 구속된 금속 실리사이드 막에 식각 공정을 수행하여 금속 게이트 패턴을 형성한다.
트랜지스터, 문턱전압, 정렬패턴, 스페이서 패턴, 층간절연막, 금속 실리사이드 막.

90. 发明公开

KR1020060005259A 전체실리사이드 금속게이트전극을 갖는 모스 트랜지스터의제조방법 有权
标题翻译：用于制造具有全部硅化物金属栅电极的MOS晶体管的方法
公开(公告)号：KR1020060005259A
公开(公告)日：2006-01-17
申请号：KR1020040054160
申请日：2004-07-12
申请人： 삼성전자주식회사
发明人： 이승환 , 신동석 , 이화성 , 우에노테쯔지 , 이호
IPC分类号： H01L21/336
CPC分类号： H01L29/4975 , H01L21/28097 , H01L21/823835 , H01L21/823842 , H01L29/665 , H01L29/6653 , H01L29/66545 , H01L29/6656 , H01L29/66628 , H01L29/66636
摘要： 전체실리사이드 금속게이트전극을 갖는 모스 트랜지스터의 제조방법이 제공된다. 이 방법은 반도체기판 상의 소정영역에 소자분리막을 형성하여 활성영역을 한정하는 것을 구비한다. 상기 활성영역 상을 가로지르는 절연된 게이트패턴을 형성한다. 상기 게이트패턴의 측벽들에 스페이서를 형성한다. 상기 게이트패턴의 상부 및 상기 게이트패턴 양옆의 활성영역 상에 각각 선택적 에피택시 성장 공정을 이용하여 반도체층들을 형성한다. 이때, 상기 게이트패턴 상에는 다결정반도체층이 성장되고, 동시에 상기 게이트패턴 양옆의 활성영역 상에는 단결정반도체층들이 성장된다. 상기 반도체층들을 선택적 식각하여 게이트축소패턴 및 엘리베이티드 소스/드레인 영역들을 형성한다. 상기 다결정반도체층 및 상기 단결정반도체층 간의 식각선택비를 이용하여 상기 게이트축소패턴 및 상기 엘리베이티드 소스/드레인 영역들의 원하는 두께를 얻을 수 있다. 상기 게이트축소패턴이 형성된 반도체기판에 실리사이드화 공정을 적용하여 전체실리사이드 금속게이트전극을 형성함과 동시에 엘리베이티드 소스/드레인 실리사이드막들을 형성한다.
摘要翻译：提供了一种制造具有整个硅化物金属栅电极的MOS晶体管的方法。该方法包括在半导体衬底上的预定区域中形成元件隔离膜以限定有源区。由此在有源区上形成绝缘栅极图案。间隔物形成在栅极图案的侧壁上。使用选择性外延生长工艺，分别在栅极图案的顶部和栅极图案两侧的有源区上形成半导体层。此时，在栅极图案上生长多晶半导体层，并且在栅极图案的两侧的有源区上生长单晶半导体层。选择性地蚀刻半导体层以形成栅极收缩图案和抬高的源极/漏极区域。可以使用多晶半导体层和单晶半导体层之间的蚀刻选择性来获得栅极收缩图案和抬高的源极/漏极区域的期望厚度。对其上形成栅极收缩图案的半导体衬底应用硅化工艺以形成整个硅化物金属栅电极和抬高的源极/漏极硅化物层。

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