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71. 发明授权

KR100266658B1 반도체 장치의 자기 보정 회로 失效
标题翻译：用于半导体器件的自校准电路
公开(公告)号：KR100266658B1
公开(公告)日：2000-09-15
申请号：KR1019980001549
申请日：1998-01-20
申请人： 현대반도체 주식회사
发明人： 최영근
IPC分类号： G11C11/34
摘要： PURPOSE: A self compensation circuit of a semiconductor device is provided to adapt positively to the variation of a manufacturing process, an operation voltage and an operation temperature to stabilize the operation characteristics. CONSTITUTION: The self compensation circuit of the semiconductor device includes an oscillator(201), a counter(202,204) and a decoder(206) and a controller(207). The oscillator generates frequency pulses(FREQ1-FREQ13) with response to a characteristic variation. The counter is initialized by a reset signal(CRCS) of predetermined period and counts the output pulses from the output frequencies. The decoder latches each counted result of a latch signal(DLT) to generate a signal(COUT/PN,COUT/N,COUT/P) for compensating the characteristic variation of each device of the semiconductor memory. The controller is controlled by a signal(CAL) of constant period and outputs the control signal(OSS,CRST) at the start position of oscillation and the latch signal(DLT) to the decoder at the end position of the oscillator.
摘要翻译：目的：提供半导体器件的自补偿电路，以适应制造工艺的变化，操作电压和操作温度，以稳定操作特性。构成：半导体器件的自补偿电路包括振荡器（201），计数器（202,204）和解码器（206）以及控制器（207）。振荡器响应特性变化产生频率脉冲（FREQ1-FREQ13）。计数器由预定周期的复位信号（CRCS）初始化，并对来自输出频率的输出脉冲进行计数。解码器锁存锁存信号（DLT）的每个计数结果以产生用于补偿半导体存储器的每个器件的特性变化的信号（COUT / PN，COUT / N，COUT / P）。控制器由恒定周期的信号（CAL）控制，并将振荡开始位置的控制信号（OSS，CRST）和锁存信号（DLT）输出到振荡器结束位置的解码器。

72. 发明授权

KR100263600B1 전류 메모리 셀 失效
标题翻译：当前存储单元
公开(公告)号：KR100263600B1
公开(公告)日：2000-09-01
申请号：KR1019920007567
申请日：1992-05-04
申请人： 코닌클리케 필립스 엔.브이.
发明人： 디르크보우터요한네스그로네벨드 , 헨드리쿠스요한네스쇼베나르스
IPC分类号： G11C11/34
CPC分类号： G11C27/028
摘要： 본원은 샘플 간격동안에 전류 단자(5)상에서 전류를 샘플링하고 홀드 간격 동안에는 전류 단자(5)에 전류를 공급하기 위한 전류 메모리 셀에 관한 것이다. 제1스위치(S1)는 샘플 간격동안에는 다이오드로서 홀드 간격동안에는 전류원으로서 PMOS 트랜지스터(P1)를 스위치한다. 샘플 간격동안에 상기 전류 단자(5)의 전류는 PMOS 트랜지스터(P1)에 카피된다. 홀드 간격 동안에는 PMOS 트랜지스터(P1)의 전류는 전류 단자(5)에 카피된다. 미러링은 2개의 NMOS 트랜지스터(N1, N2) 및 하나의 반전 스위치(S2)에 의해 영향받으며, 샘플 간격과 홀드 간격동안에 전류 미러 회로의 입력과 출력을 반전한다. 상기 전류 미러 회로(N1, N2) 및 PMOS 전류원(P1)은 바디 효과에 의해 발생된 기판 전압에 민감한 전류 싱크로서 동작한다.

73. 发明公开

KR1020000027613A 워드라인 구동장치 无效
标题翻译：驱动字线的装置
公开(公告)号：KR1020000027613A
公开(公告)日：2000-05-15
申请号：KR1019980045568
申请日：1998-10-28
申请人： 에스케이하이닉스 주식회사
发明人： 이창혁 , 정재관
IPC分类号： G11C11/34
CPC分类号： G11C8/08 , G11C8/10 , G11C8/12
摘要： PURPOSE: A devide is provided to selectively pull down a non-selected word line voltage to a bias voltage of a circuit board or a ground voltage according to an enabling state of a block selection signal so that it can increase a data keeping period of a cell by reducing a gate-off loss of a cell transistor at a repetition of a row active operation within the same block and enhance an efficiency by widening a process window of the cell transistor. CONSTITUTION: A device comprises a pull up driver(10), a pull down driver(20) and a pull down controller(30). The pull up driver(10) pulls up a voltage of a selected word line to a voltage(Vpp) higher than a source voltage(Vcc) by a preset voltage(Vt) according to an output signal(A) of the row decoder. The pull down driver(20) pulls down the voltage of the non-selected word line to a 1st voltage(Vss) or a 2nd voltage(Vbb) under the control of the output signal from the row decoder. The pull down controller(30) selectively switches the pull down voltage to the 1st voltage(Vss) or 2nd voltage(Vbb) according to the block selection signal(BS) controlling to activate only the cell array block selected by a row address.
摘要翻译：目的：根据块选择信号的使能状态，提供选择性地将未选择的字线电压下拉到电路板的偏置电压或接地电压，使得其可以增加数据保持周期通过在同一块内重复行活动操作来减小单元晶体管的栅极截止损耗，并且通过扩大单元晶体管的工艺窗口来提高效率来提高单元的效率。构成：装置包括上拉驱动器（10），下拉驱动器（20）和下拉控制器（30）。上拉驱动器（10）根据行解码器的输出信号（A）将选定字线的电压拉高到高于源电压（Vcc）的电压（Vpp）预定电压（Vt）。在来自行解码器的输出信号的控制下，下拉驱动器（20）将未选择字线的电压拉低至第一电压（Vss）或第二电压（Vbb）。下拉控制器（30）根据控制仅激活由行地址选择的单元阵列块的块选择信号（BS），有选择地将下拉电压切换到第一电压（Vss）或第二电压（Vbb）。

74. 发明公开

KR1020000027534A 부트스트랩 회로 失效
标题翻译： BOOTSTRAP电路
公开(公告)号：KR1020000027534A
公开(公告)日：2000-05-15
申请号：KR1019980045486
申请日：1998-10-28
申请人： 에스케이하이닉스 주식회사
发明人： 서명규
IPC分类号： G11C11/34
CPC分类号： G11C8/08 , G11C5/145
摘要： PURPOSE: A bootstrap circuit is provided to supply a bootstrapping voltage without a voltage drop or a delay so that it can supply a voltage higher than a source voltage(Vcc) for a cell gate of a low voltage electronics to assure a stable reading margin when reading a data from the cell. CONSTITUTION: A bootstrap circuit comprises a 1st precharge circuit(21), a 2nd precharge circuit(22), a 5th PMOS transistor(P25), and a drive circuit(23). The 1st precharge circuit(21) supplies a source voltage(Vcc) for a 1st node(Q21) according to a 1st signal(CLK1b) inverted, and the 2nd precharge supplying the source voltage(Vcc) for a 2nd node(Q22) according to a 2nd node(Q22). The 5th PMOS transistor(P25), connected between the 1st node(Q21) and the 2nd node(Q22), is operated as a transfer transistor. The drive circuit(23) drives the 5th PMOS transistor(P25) according to the voltage level of a 2nd signal(CLK2) and the 2nd node(Q22). Also the output wave shapes of each device are described in T1 area where the 1st and 2nd signals(CLK1,CLK2) are maintained in a low state, T2 area where the 1st signal(CLK1) moves up to a high state, and T3 where the 1st and 2nd signals(CLK1,CLK2) are maintained in a high state.
摘要翻译：目的：提供自举电路，以提供无电压降或延迟的自举电压，以便为低电压电子设备的单元门提供高于源电压（Vcc）的电压，以确保稳定的读取余量从单元读取数据。构成：自举电路包括第一预充电电路（21），第二预充电电路（22），第五PMOS晶体管（P25）和驱动电路（23）。第一预充电电路（21）根据倒相的第一信号（CLK1b）提供第一节点（Q21）的源极电压（Vcc），并且根据第二节点（Q22）提供第二节点（Q22）的源极电压（Vcc）到第二个节点（Q22）。连接在第一节点（Q21）和第二节点（Q22）之间的第五个PMOS晶体管（P25）作为传输晶体管工作。驱动电路（23）根据第二信号（CLK2）和第二节点（Q22）的电压电平驱动第五PMOS晶体管（P25）。此外，在T1区域中描述每个设备的输出波形，其中第一和第二信号（CLK1，CLK2）保持在低状态，第一信号（CLK1）移动到高状态的T2区域，以及T3，第一和第二信号（CLK1，CLK2）保持在高状态。

75. 发明公开

KR1020000015367A 센싱동작 초기의 센싱속도를 향상시킬 수 있는 반도체 메모리장치 및 분리 트랜지스터 제어방법 失效
标题翻译：半导体存储器件和分离晶体管控制方法
公开(公告)号：KR1020000015367A
公开(公告)日：2000-03-15
申请号：KR1019980035240
申请日：1998-08-28
申请人： 삼성전자주식회사
发明人： 문병식
IPC分类号： G11C11/34
CPC分类号： G11C7/08 , G11C7/12 , G11C11/4091 , G11C11/4094
摘要： PURPOSE: A semiconductor memory apparatus and a separation transistor control method are provided to improve the sensing velocity of initial sensing operation. CONSTITUTION: The semiconductor memory apparatus comprises bit line couples(BLi, BLi), a plurality of memory cells(M1, M2), sensing bit line couples(SBLi, SBLi), a separation unit, a sense amplifier, a pull-down unit and a separation control signal generation unit. The multiple memory cells are connected to one of the bit line couples. The separation unit connects or separates the bit line couples and the sensing bit line couples in response to a separation control signal. The sensing amplifier consists of N-type and P-type sensing amplifiers(103)(104), sensing and amplifying a voltage difference between the sensing bit line couples. The pull-down unit pulls down the terminals of N-type sensing amplifier(103) in response to the first control signal. The separation control signal generation unit includes a delay unit(303) and a signal generation unit(301).
摘要翻译：目的：提供半导体存储装置和分离晶体管控制方法，以提高初始感测操作的感测速度。构成：半导体存储装置包括位线耦合（BLi，BLi），多个存储单元（M1，M2），感测位线对（SBLi，SBLi），分离单元，读出放大器，下拉单元和分离控制信号生成单元。多个存储器单元连接到一个位线对。分离单元响应于分离控制信号来连接或分离位线对和感测位线对。感测放大器由N型和P型感测放大器（103）（104）组成，用于感测和放大感测位线对之间的电压差。下拉单元响应于第一控制信号来拉下N型感测放大器（103）的端子。分离控制信号生成单元包括延迟单元（303）和信号生成单元（301）。

76. 发明公开

KR1020000007821A 반도체 메모리 장치 有权
标题翻译：半导体存储器件
公开(公告)号：KR1020000007821A
公开(公告)日：2000-02-07
申请号：KR1019980027343
申请日：1998-07-07
申请人： 삼성전자주식회사
发明人： 노용환
IPC分类号： G11C11/34
CPC分类号： G11C7/1039 , G11C7/1072 , G11C8/00 , G11C11/418 , G11C11/419
摘要： PURPOSE: A semiconductor memory device is provided to perform a write operation after one cycle and two cycle without a dead cycle. CONSTITUTION: The semiconductor memory device comprises an address input control part(26, 28, 30), a data input control part(34, 36, 38) and a data transfer control part(40). The address input control part(26, 28, 30) delays and outputs a write address by one cycle at a write operation after one cycle, and the write address by two cycles at a write operation after two cycle. The data input control part(34, 36, 38) delays and outputs write data inputted after one cycle by zero cycle and one cycle at the write operation after one cycle, and delays and outputs write data inputted after two cycles by zero cycle, one cycle and two cycles at the write operation after two cycle. When performing the write operation after one cycle, the data transfer control part(40) transfers the data delayed by zero cycle when two write commands are sequentially inputted, and the transfers data delayed by one cycle when a read command and a write command are sequentially inputted. When performing the write operation after two cycles, the data transfer control part(40) transfers the data delayed by zero cycle when two write commands are sequentially inputted, and transfers the data delayed by one cycle when either a write command, a read command and a write command or a read command and two write commands are sequentially inputted, and transfers the data delayed by two cycles when two read commands and a write command are sequentially inputted.
摘要翻译：目的：提供一个半导体存储器件，用于在没有死循环的一个循环和两个循环之后执行写入操作。构成：半导体存储装置包括地址输入控制部分（26,28,30），数据输入控制部分（34,36,38）和数据传送控制部分（40）。地址输入控制部分（26,28,30）在一个周期之后的写入操作期间延迟并输出写入地址一个周期，并且在两个周期之后以写入操作将写入地址延迟两个周期。数据输入控制部分（34,36,38）在一个周期之后以零周期延迟输出写入数据，并且在一个周期之后的写入操作期间输出一个周期，并且延迟并输出在两个周期之后的零周期输入的写入数据，一个周期和两个周期在写操作两个周期之后。当在一个周期之后执行写入操作时，当顺序地输入两个写入命令时，数据传送控制部分（40）传送延迟零周期的数据，并且当读取命令和写入命令被顺序地传送时延迟一个周期的数据输入。当在两个周期之后执行写入操作时，数据传送控制部分（40）在顺序地输入两个写入命令时传送延迟零周期的数据，并且当写入命令，读取命令和顺序地输入写命令或读指令和两个写命令，并且当顺序地输入两个读命令和写命令时，传送延迟两个周期的数据。

77. 发明公开

KR1020000007229A 메모리 장치의 옵션 회로 无效
标题翻译：存储器设备选件电路
公开(公告)号：KR1020000007229A
公开(公告)日：2000-02-07
申请号：KR1019980026440
申请日：1998-07-01
申请人： 삼성전자주식회사
发明人： 윤진득 , 황충렬
IPC分类号： G11C11/34
CPC分类号： G11C29/787 , G11C5/147
摘要： PURPOSE: An option circuit of memory device is provided to again pass a predetermined signal through in a state which cut the predetermined signal by cutting a fuse. CONSTITUTION: An option circuit of memory device includes a first potion part(10) and a second option part(20). The first option part plays a role cutting the signal of a signal input circuit when passes a signal of the signal input unit through to offer an output to a signal output unit and cuts a fuse. The second option part is connected to the first option part. The second option part cuts a signal of the signal input unit and passes through the signal according to cutting of the fuse and offers an output the signal to the signal output unit.
摘要翻译：目的：提供存储器件的选择电路，以通过切断保险丝在预定信号切断的状态下再次通过预定信号。构成：存储装置的选择电路包括第一部分部分（10）和第二选择部分（20）。当通过信号输入单元的信号通过信号输出单元的输出并切断保险丝时，第一选择部分起削减信号输入电路的信号的作用。第二个选项部分连接到第一个选项部分。第二选择部分切断信号输入单元的信号，并根据熔丝的切断通过信号，并向信号输出单元输出信号。

78. 发明授权

KR100240870B1 동기형 반도체 메모리 장치 失效
标题翻译：同步半导体存储器件
公开(公告)号：KR100240870B1
公开(公告)日：2000-01-15
申请号：KR1019970008830
申请日：1997-03-15
申请人： 삼성전자주식회사
发明人： 남가표
IPC分类号： G11C11/34
CPC分类号： G11C8/10 , G11C7/22
摘要： 본 발명은 어레이의 열들을 선택하기 위한 열 선택 회로를 갖는 동기형 반도체 메모리 장치에 관한 것으로서, 메모리 셀 어레이와; 상기 어레이는 블럭들로 분할되고, 상기 블럭들 각각은 행들과 열들의 매트릭스로 배열되는 복수 개의 셀들을 구비하며; 상기 각 블럭들의 상기 열들을 선택하기 위한 복수 개의 열 선택 라인들과; 상기 외부 클럭 신호에 동기된 내부 클럭 신호를 발생하는 타이밍 레지스터와; 상기 블럭들을 선택하기 위한 블럭 선택 신호들을 발생하는 제 1 디코더와; 상기 블럭 선택 신호들 중 하나가 활성화될 때, 상기 블럭 선택 신호에 대응되는 열 선택 라인을 활성화시키는 제 2 디코더로 이루어져 있다.

79. 发明授权

KR100227269B1 반도체 메모리 장치 失效
公开(公告)号：KR100227269B1
公开(公告)日：1999-11-01
申请号：KR1019970010751
申请日：1997-03-27
申请人： 삼성전자주식회사
发明人： 윤순병
IPC分类号： G11C11/34
摘要： 본 발명은 반도체 메모리 장치를 공개한다. 그 장치는 복수개의 메모리 셀 어레이를 구비하는 스택형으로 구성된 복수개의 뱅크들, 광역 열 선택선과 접지전압사이에 연결되고 각 뱅크 제어신호에 응답하여 상기 복수개의 뱅크들의 각 뱅크의 국부 열 선택선으로 열 선택 제어신호를 출력하기 위한 복수개의 국부 열 선택선 구동수단, 상기 복수개의 뱅크들의 각각에 배치되어 상기 광역 열 선택선들로 광역 열 선택신호를 발생하기 위한 열 디코더, 및 상기 복수개의 뱅크들의 복수개의 메모리 셀 어레이의 각 어레이의 비트라인쌍과 입출력선쌍사이에 연결되고 상기 열 선택 제어신호에 응답하여 상기 비트라인쌍과 입출력선쌍을 연결하기 위한 복수개의 열 선택수단으로 구성되어 있다. 따라서, 칩면적을 줄일 수 있다.

80. 发明授权

KR100226759B1 반도체장치의 라이트 제어회로 구동방법 失效
标题翻译：写控制电路的驱动方法
公开(公告)号：KR100226759B1
公开(公告)日：1999-10-15
申请号：KR1019960066204
申请日：1996-12-16
申请人： 현대반도체 주식회사
发明人： 김경율
IPC分类号： G11C11/34
摘要： 본 발명은 라이트 인에이블 신호의 트랜지션 검출펄스동안 워드라인을 오프시키는데 적당한 라이트 제어회로의 구동방법을 제공하기 위한 것이다.
이를위한 라이트 제어회로의 구동방법은 라이트 제어회로의 구동방법을 제공하기 위한 것이다.
이를위한 라이트 제어회로의 구동방법은 라이트주기에서 각각의 어드레스가 트랜지션(Transition)되면 상기 제1, 제2, 제3 어드레스버퍼 및 트랜지션 검출부로부터 각각의 어드레스 트랜지션 검출펄스(ATD
1 ,
2 ,
3 ,)를 출력하는 스텝과, 상기 라이트 인에이블버퍼 및 트랜지션 검출부에서 라인트신호와 라이트 인에이블신호 트랜지션 검출신호(WTD)를 발생하는 스텝과, 상기 라이트 인에이블신호 트랜지션 검출신호(WTD)가 발생되면 상기 제1, 제2, 제3 ATD합산부에서 각각의 합산신호(ATD
SUM )를 발생하는 스텝과, 상기 합산신호에 따라 상기 ATD합산신호 증폭부 및 이퀄라이저 펄스발생부의 출력상태를 디스에이블시키는 스텝과, 상기 제1, 제2, 제3 프리디코더부 및 해당 메인디코더부의 출력이 디스에이블되어 워드라인을 디스에이블시키는 스텝을 포함하여 이루� ��진다.

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