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71. 发明公开

KR1020060080456A 채널 영역 양측에 배치된 소오스/드레인 영역을 갖는반도체 소자 및 그 형성 방법 失效
标题翻译：具有在通道区域的两侧处理的源/漏区域的半导体器件及其形成方法
公开(公告)号：KR1020060080456A
公开(公告)日：2006-07-10
申请号：KR1020050000936
申请日：2005-01-05
申请人： 삼성전자주식회사
发明人： 부경호 , 신유균 , 홍수진 , 연국현
IPC分类号： H01L21/335
CPC分类号： H01L29/4983 , H01L21/28247 , H01L21/28273 , H01L21/28282 , H01L29/6659 , H01L29/7833 , H01L29/7881 , H01L29/792
摘要： 채널 영역 양측에 배치된 소오스/드레인 영역들을 포함하는 반도체 소자 및 그 형성 방법을 제공한다. 본 발명에 따른 소자는 제1 도전형의 불순물들로 도핑된 반도체 기판 상에 배치된 게이트 패턴, 및 게이트 패턴 양측벽에 배치된 게이트 스페이서를 포함한다. 게이트 스페이서와 반도체 기판 사이에 표면 절연층이 개재된다. 표면 절연층은 반도체 기판과 접촉한다. 게이트 스페이서 아래의 반도체 기판내에 제2 도전형의 불순물들로 도핑된 저농도 불순물 도핑층이 배치된다. 저농도 불순물 도핑층의 윗부분(upper portion)에 캐리어 축적층이 배치된다. 표면 절연층은 반도체 기판과의 계면에 계면 상태들을 생성시키고, 캐리어 축적층은 저농도 불순물 도핑층내 다수 캐리어들이 계면 상태들에 의해 유도되어 형성된 것이다.

72. 发明公开

KR1020040044206A 반도체 소자의 소자 격리 방법 无效
标题翻译：隔离半导体器件的方法
公开(公告)号：KR1020040044206A
公开(公告)日：2004-05-28
申请号：KR1020020071860
申请日：2002-11-19
申请人： 삼성전자주식회사
发明人： 연국현 , 홍수진
IPC分类号： H01L21/76
摘要： PURPOSE: A method for isolating a semiconductor device is provided to enhance an isolation characteristic by filling up a trench without generating a void. CONSTITUTION: An isolation trench is formed by etching a semiconductor substrate(11). A part of the isolation trench is filled with a conductive material(25a). A nitration process for a surface of the conductive material is performed. An insulating material(29a) is formed on the nitrated conductive material in order to fill up the remaining part of the isolation trench. The conductive material is formed with silicon. The nitration process is performed by a plasma process or a rapid thermal process. The plasma process is performed by using gas including nitrogen atoms.
摘要翻译：目的：提供用于隔离半导体器件的方法，以通过填充沟槽而不产生空隙来增强隔离特性。构成：通过蚀刻半导体衬底（11）形成隔离沟槽。隔离沟的一部分填充有导电材料（25a）。对导电材料的表面进行硝化处理。在硝化导电材料上形成绝缘材料（29a），以便填满隔离槽的剩余部分。导电材料由硅形成。硝化过程通过等离子体处理或快速热处理进行。通过使用包括氮原子的气体来进行等离子体处理。

73. 发明授权

KR100428783B1 트렌치 소자 분리형 반도체 장치 失效
标题翻译： 트렌치소자분리형반도체장치
公开(公告)号：KR100428783B1
公开(公告)日：2004-04-28
申请号：KR1020030056638
申请日：2003-08-14
申请人： 삼성전자주식회사
发明人： 허진화 , 홍수진
IPC分类号： H01L21/76
摘要： PURPOSE: An STI(Shallow Trench Isolation) type semiconductor device is provided to be capable of preventing damage of a silicon nitride liner. CONSTITUTION: A trench isolation layer is formed in a semiconductor substrate(10). The trench isolation layer is provided with a silicon nitride liner(15), a densified silicon oxide liner(17') and a gap-filling layer(23). At this time, the gap-filling layer(23) further includes the first gap-filling layer made of SOG(Spin On Glass) and the second gap-filling layer made of HDP(High Density Plasma) CVD oxide. Also, the densified silicon oxide liner(17') is an HTO(High Temperature Oxide) layer by densification at the temperature of 800°C.
摘要翻译：目的：提供STI（浅沟槽隔离）型半导体器件以防止氮化硅衬垫的损坏。构成：沟槽隔离层形成在半导体衬底（10）中。沟槽隔离层设置有氮化硅衬垫（15），致密氧化硅衬垫（17'）和间隙填充层（23）。此时，间隙填充层23还包括由SOG（旋涂玻璃）制成的第一间隙填充层和由HDP（高密度等离子体）CVD氧化物制成的第二间隙填充层。而且，致密氧化硅衬里（17'）是通过在800和摄氏度的温度下致密化的HTO（高温氧化物）层。

74. 发明公开

KR1020020072657A 트렌치 소자 분리형 반도체 장치 및 트렌치형 소자 분리막형성방법 失效
标题翻译：用于形成隔离层的TRENCH隔离型半导体器件及方法
公开(公告)号：KR1020020072657A
公开(公告)日：2002-09-18
申请号：KR1020010012603
申请日：2001-03-12
申请人： 삼성전자주식회사
发明人： 허진화 , 홍수진
IPC分类号： H01L21/76
CPC分类号： H01L21/76224 , Y10S438/978
摘要： PURPOSE: A trench isolation layer formed in a trench with high aspect ratio is provided to prevent a silicon nitride liner from being damaged when lower and upper parts of the trench are filled with different insulating materials. CONSTITUTION: The silicon nitride liner(15) is formed on a substrate(10) in which the trench for device isolation is formed by trench etching. As a protection layer, a silicon oxide liner(17) such as HTO is overlaid on the silicon nitride liner(15) by CVD. The silicon oxide liner(17) is then subjected to densification at high temperature of 800°C or more. Next, the first insulating material such as SOG is filled in the trench and partially removed by etching. When the first insulating material is etched from the upper part of the trench, the silicon oxide liner(17) prevents the damage of the silicon nitride liner(15). Next, the second insulating material(25) such as HDP CVD is filled in the upper part of the trench.
摘要翻译：目的：提供形成在具有高纵横比的沟槽中的沟槽隔离层，以防止当沟槽的下部和上部被不同的绝缘材料填充时氮化硅衬垫被损坏。构成：氮化硅衬垫（15）形成在衬底（10）上，其中通过沟槽蚀刻形成用于器件隔离的沟槽。作为保护层，通过CVD将诸如HTO的氧化硅衬垫（17）通过CVD覆盖在氮化硅衬垫（15）上。然后将氧化硅衬垫（17）在800℃或更高的高温下进行致密化。接下来，将第一绝缘材料如SOG填充在沟槽中并通过蚀刻部分地去除。当从沟槽的上部蚀刻第一绝缘材料时，氧化硅衬垫（17）防止氮化硅衬垫（15）的损坏。接下来，诸如HDP CVD的第二绝缘材料（25）填充在沟槽的上部。

75. 发明公开

KR1020010038051A 수소 플로우를 이용한 트랜치형 소자분리막 형성방법 无效
标题翻译：使用氢气流动制造TRENCH型隔离层的方法
公开(公告)号：KR1020010038051A
公开(公告)日：2001-05-15
申请号：KR1019990045859
申请日：1999-10-21
申请人： 삼성전자주식회사
发明人： 홍수진
IPC分类号： H01L21/76
摘要： PURPOSE: A method for manufacturing a trench-type isolation layer using hydrogen flow is provided to form the trench-type isolation layer without a void, by making a bottom of a trench filled with polysilicon so that the depth of the trench is lowered and the aspect ration of the trench is decreased. CONSTITUTION: A substrate(10) is separated into a cell region(CA) and a peripheral circuit region(PA). The respective regions are separated into an active region and a field region. A trench is formed in the field region. An insulating layer is formed on the entire surface of the substrate exposed through the trench. A part of the trench having the insulating layer is firstly buried. The buried material layer is flowed. The trench is secondly buried.
摘要翻译：目的：提供一种使用氢气流制造沟槽型隔离层的方法，以形成无空隙的沟槽型隔离层，通过使填充多晶硅的沟槽的底部使得沟槽的深度降低，并且沟槽的长宽比降低。构成：将衬底（10）分离成单元区（CA）和外围电路区（PA）。各个区域分为有源区域和场区域。在场区域中形成沟槽。在通过沟槽暴露的衬底的整个表面上形成绝缘层。首先埋设具有绝缘层的沟槽的一部分。掩埋材料层流动。沟渠第二次埋葬。

76. 发明公开

KR1020010001735A 트랜치형 소자분리막을 구비하는 반도체 장치 및 그 제조방법 失效
标题翻译：具有TRENCH型隔离层的半导体器件及其制造方法
公开(公告)号：KR1020010001735A
公开(公告)日：2001-01-05
申请号：KR1019990021152
申请日：1999-06-08
申请人： 삼성전자주식회사
发明人： 홍수진
IPC分类号： H01L21/76
摘要： PURPOSE: A semiconductor device having a trench type isolation layer is provided to prevent a defect such as a shallow pit caused by stress even when an oxidizing process is performed after a polysilicon layer is filled in a trench, by forming an oxide barrier layer, i.e., a nitride layer on the entire surface of the substrate exposed through the trench before a part of the trench is filled with the polysilicon layer having a superior filling characteristic. CONSTITUTION: A semiconductor device having a trench type isolation layer comprises a substrate(40), a trench(46,46a), a barrier layer, the first material layer(54) and the second material layer(56a). The trench is formed on the substrate. The barrier layer includes a nitride layer, and is formed on the entire surface exposed through the trench. The first material layer fills a part of the trench having the barrier layer. The second material layer fills the rest of the trench so that the first material layer is not exposed.
摘要翻译：目的：提供一种具有沟槽型隔离层的半导体器件，以便即使在多晶硅层填充在沟槽中之后进行氧化处理，也可以通过形成氧化物阻挡层来防止由应力引起的浅坑等缺陷，即，，在沟槽的一部分之前通过沟槽暴露的衬底的整个表面上的氮化物层填充有具有优异填充特性的多晶硅层。构成：具有沟槽型隔离层的半导体器件包括衬底（40），沟槽（46,46a），阻挡层，第一材料层（54）和第二材料层（56a）。在衬底上形成沟槽。阻挡层包括氮化物层，并且形成在通过沟槽暴露的整个表面上。第一材料层填充具有阻挡层的沟槽的一部分。第二材料层填充沟槽的其余部分，使得第一材料层不暴露。

77. 发明授权

KR100275730B1 트렌치 소자분리 방법 失效
标题翻译： TRENCH隔离方法
公开(公告)号：KR100275730B1
公开(公告)日：2000-12-15
申请号：KR1019980016788
申请日：1998-05-11
申请人： 삼성전자주식회사
发明人： 홍수진 , 신유균
IPC分类号： H01L21/76
CPC分类号： H01L21/76224
摘要： PURPOSE: A method for trench isolation is provided to improve a hump phenomenon and a narrow width effect of a transistor by preventing exposure of an edge portion of a trench. CONSTITUTION: A pad oxide layer(12) is formed by growing a thermal oxide layer on a semiconductor substrate(10). A polysilicon layer(14) is deposited on the pad oxide layer(12). A silicon nitride layer(16) is formed on the polysilicon layer(14). A photoresist pattern is formed on the silicon nitride layer(16). The pad oxide layer of a field region is exposed by etching the silicon nitride layer(16) and the polysilicon layer(14). An undercut is formed on a lower portion of the silicon nitride layer(16). A trench is formed by using the silicon nitride layer(16) as etching mask. A thermal oxidation layer is formed at a sidewall of the trench. An oxide layer(22) is deposited on the whole face. A surface of the oxide layer(22) is flattened. An isolation layer(22) is formed by etching the silicon nitride layer(16), the polysilicon layer(14), and the pad oxide layer(12).
摘要翻译：目的：提供沟槽隔离的方法，以通过防止沟槽的边缘部分的暴露来改善晶体管的隆起现象和窄的宽度效应。构成：通过在半导体衬底（10）上生长热氧化物层来形成衬垫氧化物层（12）。在衬垫氧化物层（12）上沉积多晶硅层（14）。在多晶硅层（14）上形成氮化硅层（16）。在氮化硅层（16）上形成光刻胶图形。通过蚀刻氮化硅层（16）和多晶硅层（14）来暴露场区的焊盘氧化物层。在氮化硅层（16）的下部形成底切。通过使用氮化硅层（16）作为蚀刻掩模形成沟槽。热氧化层形成在沟槽的侧壁处。氧化物层（22）沉积在整个面上。氧化物层（22）的表面变平。通过蚀刻氮化硅层（16），多晶硅层（14）和衬垫氧化物层（12）形成隔离层（22）。

78. 发明公开

KR1019990085853A 어닐링을 이용한 트랜치형 소자분리막 형성방법 失效
标题翻译：利用退火形成沟槽型器件分离膜的方法
公开(公告)号：KR1019990085853A
公开(公告)日：1999-12-15
申请号：KR1019980018531
申请日：1998-05-22
申请人： 삼성전자주식회사
发明人： 홍수진 , 박문한
IPC分类号： H01L21/76
摘要： 트랜치형 소자분리막 형성방법에 관해 개시되어 있다. 트랜치를 복합막으로 매립하고, 그 결과물을 평탄화한 다음, 게이트 산화막 형성 전에 상기 평탄화된 결과물을 어닐링한다. 상기 어닐에 의해, 반도체 기판과 패드 산화막 사이의 계면중 트랜치에 접한 계면에 존재하는 오염물질이 제거된다. 따라서, 활성영역 상에 형성되는 게이트 산화막의 상기 트랜치에 인접한 부분의 두께가 다른 부분에 비해 박막화되는 것을 방지할 수 있다. 이에 따라 게이트 산화막의 특성이 저하되는 것, 특히 브레이크 다운 전압이 낮아지는 것을 방지할 수 있다.

79. 发明授权

KR100176154B1 반도체 장치의 소자분리막 형성방법 失效
公开(公告)号：KR100176154B1
公开(公告)日：1999-04-15
申请号：KR1019950014338
申请日：1995-05-31
申请人： 삼성전자주식회사
发明人： 홍수진
IPC分类号： H01L21/76
摘要： PSL방식에 의한 소자 분리막 형성방법에 대해 기재되어 있다. 이는, 반도체 기판 상에 패드 산화막 및 산화 방지막을 적층하는 제1공정, 소자 분리막이 형성될 영역의 산화 방지막을 식각하여 개구부를 형성하는 제2공정, 개구부에 의해 노출된 패드 산화막을 등방성 식각하여 언더컷을 형성하는 제3공정, 등방성 식각에 의해 노출된 반도체 기판 표면에 버즈비크 제어 산화막을 형성하는 제4공정, 제어 산화막이 형성되어 있는 결과물 전면에 다결정 실리콘막, 질화막 및 고온 산화막을 순차적으로 적층하는 제5공정, 고온 산화막 및 질화막을 이방성 식각하여 고온 산화막 스페이서와 L형 질화막을 형성하는 제6공정, 다결정 실리콘막을 이방성 식각하여 고온 산화막 스페이서 하부에만 다결정 실리콘막을 남김으로써 L형 다결정 실리콘막을 형성하는 제7공정, 고온 산화막 스페이서를 제거하는 제8공정, 산화 공정을 � ��시하여 소자 분리막을 형성하는 제9공정을 포함하는 것을 특징으로 한다. 따라서, 미세 크기의 소자 분리막을 형성할 수 있다.

80. 发明公开

KR1019980082953A 로코스 공정 및 트렌치 공정을 이용한 소자분리막 형성방법 无效
标题翻译：使用LOCOS工艺和沟槽工艺形成器件隔离层的方法
公开(公告)号：KR1019980082953A
公开(公告)日：1998-12-05
申请号：KR1019970018066
申请日：1997-05-10
申请人： 삼성전자주식회사
发明人： 홍수진
IPC分类号： H01L21/76
摘要： 본 발명은 로코스 공정 및 트렌치 공정을 조합하여 소자분리막을 형성하는 방법에 관한 것으로, 고밀도 영역 및 저밀도 영역에 각각 제1 폭을 갖는 소자분리 영역 및 제1 폭보다 더 넓은 제2 폭을 갖는 소자분리 영역을 패드질화막 패턴에 의해 한정한 다음, 결과물 전면에 제1 폭의 1/2보다 적은 두께를 갖는 질화막을 형성한다. 그리고, 패드질화막 패턴이 노출될 때까지 질화막을 화학기계적 연마 공정으로 전면식각함으로써, 제1 폭을 갖는 소자분리 영역 전체를 덮는 제1 질화막 패턴 및 제2 폭을 갖는 소자분리영역의 가장자리 부분만을 덮는 제2 질화막 패턴을 형성한다. 이어서, 제1 및 제2 질화막 패턴이 형성된 결과물을 열산화시키어 제2 질화막 패턴 사이의 반도체기판 표면에 필드산화막을 선택적으로 형성하고, 제1 및 제2 질화막 패턴을 제거한다. 다음에, 제1 및 제2 질화막 패턴 아래의 반도체기판을 식각하여 트렌치 영역을 형성하고, 트렌치 영역을 채우는 절연막 패턴을 형성함으로써, 고밀도 영역의 트렌치 영역을 채우는 절연막 패턴으로 이루어진 제1 소자분리막 및 저밀도 영역의 트렌치 영역을 채우는 절연막 패턴 및 필드산화막으로 구성된 제2 소자분리막을 형성한다.

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