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1. 发明授权

KR101594031B1 불순물이 도핑된 폴리실리콘층 내에 불순물 확산 방지층을 갖는 반도체 소자 및 이를 이용한 디램 소자 有权
标题翻译：具有杂质掺杂多晶层的半导体器件，其中包括杂质扩散防止层和使用其的动态随机存储器件
公开(公告)号：KR101594031B1
公开(公告)日：2016-02-15
申请号：KR1020090080692
申请日：2009-08-28
申请人： 삼성전자주식회사
发明人： 이동각 , 김성길 , 홍수진 , 이선길 , 이덕형
IPC分类号： H01L21/28
CPC分类号： H01L21/76843 , H01L21/28525 , H01L21/76847 , H01L21/76877 , H01L23/485 , H01L27/10855 , H01L27/10888 , H01L2924/0002 , H01L2924/00
摘要： 본발명의반도체소자는반도체기판과, 반도체기판을노출시키는콘택홀을갖는절연층과, 콘택홀을매립하는폴리실리콘층을포함하여이루어진다. 폴리실리콘층은, 콘택홀내에형성되고불순물이도핑되어있는제1 폴리실리콘층과, 콘택홀내에서제1 폴리실리콘층상에형성된불순물확산방지층과, 콘택홀을매립하도록불순물확산방지층상에형성되고, 불순물이도핑되어있는제2 폴리실리콘층을포함한다. 불순물확산방지층은제2 폴리실리콘층에포함된불순물이절연층및 반도체기판으로확산되지않도록구성되고, 불순물확산방지층은탄소또는산소가포함된물질층으로구성된다.

2. 发明公开

KR1020130113180A 반도체 장치의 미세 패턴 형성 방법 및 이를 이용한 반도체 장치의 제조 방법 审中-实审
标题翻译：形成半导体器件的精细图案的方法及其制造方法
公开(公告)号：KR1020130113180A
公开(公告)日：2013-10-15
申请号：KR1020120035558
申请日：2012-04-05
申请人： 삼성전자주식회사
发明人： 신동운 , 김봉현 , 김수민 , 김효정 , 박창민 , 홍수진
IPC分类号： H01L21/027 , H01L21/28
CPC分类号： H01L21/308 , H01L21/0337 , H01L21/31144 , H01L21/76802 , H01L21/76816 , H01L21/76897 , H01L27/10855 , H01L27/10885 , H01L27/10888 , H01L21/0279 , H01L21/76838 , H01L21/76895
摘要： PURPOSE: A method for forming a fine pattern of a semiconductor device and a method for manufacturing the semiconductor device using the same are provided to easily form the fine pattern by using a second mask pattern. CONSTITUTION: An etching target layer (210) is formed on a substrate. A first mask pattern is formed on the etching target layer. A second mask pattern (221) is formed by injecting ions into the first mask pattern. The etching target layer is etched by using the second mask pattern.
摘要翻译：目的：提供一种用于形成半导体器件的精细图案的方法和使用其制造半导体器件的方法，以通过使用第二掩模图案容易地形成精细图案。构成：在基板上形成蚀刻目标层（210）。在蚀刻目标层上形成第一掩模图案。通过将离子注入到第一掩模图案中形成第二掩模图案（221）。通过使用第二掩模图案蚀刻蚀刻目标层。

3. 发明公开

KR1020090128885A ＰＭＯＳ 영역에 라이너 질화막이 없는 소자분리막형성방법 无效
标题翻译：用于在PMOS区域中形成无衬层的器件隔离层的方法
公开(公告)号：KR1020090128885A
公开(公告)日：2009-12-16
申请号：KR1020080054860
申请日：2008-06-11
申请人： 삼성전자주식회사
发明人： 신동운 , 홍수진 , 연국현 , 최시영 , 이선길
IPC分类号： H01L21/76
CPC分类号： H01L21/76229 , H01L21/823878 , H01L27/10894 , H01L27/11546
摘要： PURPOSE: A method for forming an isolation film without a liner nitride film on a PMOS region is provided to obtain an current gain on a cell region, an NMOS region and a PMOS region through optimum assembly of stress, by using the liner nitride and a material of the isolation film filling a trench. CONSTITUTION: A mask pattern is formed on a semiconductor substrate(100). A trench is formed on a cell region, a PMOs region and an NMOS region by etching the semiconductor substrate. A side wall oxide(122) and a protective film are formed on the trench in sequence. The protective film is removed from the PMOS region. The trench of the semiconductor substrate is buried as a first isolation insulating layer(142). The first isolation insulating layer is removed from the trench of the NMOS region and the cell region. A liner silicon nitride(126) is formed on the front of the semiconductor substrate. The trench of the cell region and the NMOs region of the semiconductor substrate is buried as a second isolation insulating film.
摘要翻译：目的：提供一种在PMOS区上形成不含衬垫氮化物膜的隔离膜的方法，通过使用衬里氮化物和通过使用衬垫氮化物来获得电池区域，NMOS区域和PMOS区域上的电流增益，通过最佳的应力组装隔离膜的材料填充沟槽。构成：在半导体衬底（100）上形成掩模图案。通过蚀刻半导体衬底，在单元区域，PMO区域和NMOS区域上形成沟槽。依次在沟槽上形成侧壁氧化物（122）和保护膜。从PMOS区域去除保护膜。半导体衬底的沟槽被掩埋为第一隔离绝缘层（142）。从NMOS区域和单元区域的沟槽去除第一隔离绝缘层。衬底氮化硅（126）形成在半导体衬底的前面。单元区域的沟槽和半导体衬底的NMO区域被掩埋为第二隔离绝缘膜。

4. 发明公开

KR1020060096835A 반도체 장치 및 그 제조 방법 无效
公开(公告)号：KR1020060096835A
公开(公告)日：2006-09-13
申请号：KR1020050018084
申请日：2005-03-04
申请人： 삼성전자주식회사
发明人： 홍수진 , 신유균 , 류창우 , 유종렬 , 허진화
IPC分类号： H01L21/335
摘要： 반도체 장치 및 그 제조 방법에서, NMOS 영역을 포함하는 반도체 기판 및 상기 반도체 기판 상부에 위치하고, 플라즈마 도핑에 의해 5족 원소를 포함하는 불순물이 도핑된 폴리 실리콘막을 포함하고, PMOS 영역을 포함하는 반도체 기판 및 상기 반도체 기판 상부에 위치하고, 플라즈마 도핑에 의해 3족 원소를 포함하는 불순물이 도핑된 폴리 실리콘막을 포함한다. 따라서, NMOS 영역을 갖는 반도체 기판 상부에 폴리 실리콘막을 형성한 후, 플라즈마 도핑을 수행하여 상기 폴리 실리콘막에 5족 원소를 포함하는 불순물을 도핑하고, PMOS 영역을 갖는 반도체 기판 상부에 폴리 실리콘막을 형성한 후, 플라즈마 도핑을 수행하여 상기 폴리 실리콘막에 3족 원소를 포함하는 불순물을 도핑한다.

5. 发明授权

KR100512167B1 트렌치 소자 분리형 반도체 장치 및 트렌치형 소자 분리막형성방법 失效
标题翻译：形成分离型隔离层的方法
公开(公告)号：KR100512167B1
公开(公告)日：2005-09-02
申请号：KR1020010012603
申请日：2001-03-12
申请人： 삼성전자주식회사
发明人： 허진화 , 홍수진
IPC分类号： H01L21/76
CPC分类号： H01L21/76224 , Y10S438/978
摘要： 트렌치형 소자 분리막 형성 방법 및 트렌치 소자 분리형 반도체 장치가 개시된다. 본 발명에 따르면, 기판에 트렌치 소자 분리막을 형성함에 있어서, 실리콘 질화막 라이너 위로 실리콘 산화막 라이너를 보호막으로서 CVD로 형성하고, 실리콘 산화막 라이너에 대한 800℃ 이상의 열경화(densification)를 실시한다. 열경화된 실리콘 산화막 위로 트렌치에 SOG 방식으로 제1 매립막을 적층한다. 트렌치를 채운 제1 매립막을 식각을 통해 일부 제거하여 트렌치의 상부 공간이 드러나게 한다. 드러난 트렌치 상부 공간에 제2 매립막으로 HDP CVD막을 적층 한다.

6. 发明公开

KR1020010038147A 트렌치 소자분리용 치밀화 방법 无效
标题翻译：渗透分离方法
公开(公告)号：KR1020010038147A
公开(公告)日：2001-05-15
申请号：KR1019990046018
申请日：1999-10-22
申请人： 삼성전자주식회사
发明人： 김성의 , 홍수진 , 홍석훈 , 안동호
IPC分类号： H01L21/76
摘要： PURPOSE: A densification method for trench isolation is to provide a gate oxide layer of which a quality is superior, by performing a densification process at a low temperature while guaranteeing a superior trench profile. CONSTITUTION: A trench of a predetermined depth is formed in a field region of a semiconductor substrate. The trench is filled with an insulating material. The surface of the insulating material is planarized, and the semiconductor substrate in an active region is exposed, to complete a trench isolation process. The resultant structure is pre-annealed at a temperature of 1000 deg.C and in a non-oxidizing atmosphere, and is annealed in a wet atmosphere.
摘要翻译：目的：沟槽隔离的致密化方法是提供质量优越的栅氧化层，通过在低温下进行致密化处理，同时保证优异的沟槽轮廓。构成：在半导体衬底的场区域中形成预定深度的沟槽。沟槽填充绝缘材料。绝缘材料的表面被平坦化，并且有源区域中的半导体衬底被暴露，以完成沟槽隔离工艺。所得结构在1000℃的温度和非氧化性气氛中预退火，并在湿气氛中退火。

7. 发明公开

KR1020010009416A 박막의 질화막을 이용한 트렌치형 소자분리 방법 无效
标题翻译：使用氮化物薄膜制造TRENCH型隔离的方法
公开(公告)号：KR1020010009416A
公开(公告)日：2001-02-05
申请号：KR1019990027769
申请日：1999-07-09
申请人： 삼성전자주식회사
发明人： 홍수진
IPC分类号： H01L21/76
摘要： PURPOSE: A method for manufacturing a trench type isolation using a nitride thin film is to provide a superior field uniformity regardless of a size of a trench by a simplified manufacturing method. CONSTITUTION: A silicon substrate is etched to form the first trench of a relatively wide width and the second trench of a relatively narrow width. An oxide thin film is formed on sidewalls and bottom surfaces of the first and second trenches. The first nitride thin film is formed on the entire surface of the oxide thin film. After a filling oxide layer is formed to the height that the second trench is completely filled, on the first nitride layer, the second nitride thin film is formed on the entire surface of the filling oxide layer. The substrate is polished to a predetermined height by a chemical mechanical polishing(CMP) process of a normal selectivity and the second nitride layer on the first trench is primarily polished to expose the filling oxide layer. The second nitride layer on the second trench is maintained unpolished. The exposed filling oxide layer is polished to expose the first nitride layer around the first trench and to maintain the second nitride layer on the second trench as it is, by a CMP process of a high selectivity. The exposed first and second nitride layers are eliminated.
摘要翻译：目的：使用氮化物薄膜制造沟槽型隔离的方法是通过简化的制造方法提供优异的场均匀性，而不管沟槽的尺寸如何。构成：蚀刻硅衬底以形成相对较宽宽度的第一沟槽和相对较窄宽度的第二沟槽。在第一和第二沟槽的侧壁和底表面上形成氧化物薄膜。第一氮化物薄膜形成在氧化物薄膜的整个表面上。在填充氧化物层形成为第二沟槽完全填充的高度之后，在第一氮化物层上，在填充氧化物层的整个表面上形成第二氮化物薄膜。通过正常选择性的化学机械抛光（CMP）工艺将衬底抛光至预定高度，并且首先抛光第一沟槽上的第二氮化物层以暴露填充氧化物层。第二沟槽上的第二氮化物层保持未抛光。抛光曝光的填充氧化物层，以暴露第一沟槽周围的第一氮化物层，并通过高选择性的CMP工艺将第二氮化物层保持在第二沟槽上。消除了暴露的第一和第二氮化物层。

8. 发明公开

KR1019990015602A 질화막 스페이서를 이용한 트랜치 소자분리방법 无效
标题翻译：采用氮化物间隔物的沟槽隔离方法
公开(公告)号：KR1019990015602A
公开(公告)日：1999-03-05
申请号：KR1019970037798
申请日：1997-08-07
申请人： 삼성전자주식회사
发明人： 홍수진
IPC分类号： H01L21/76
摘要： 열처리 공정에서 발생하는 스트레스 완충효과를 크게 하고, 트랜치 소자분리막의 가장자리가 함몰하는 문제점을 개선한 질화막 스페이서를 이용하는 트랜치 소자분리 공정에 관하여 개시한다. 본 발명은 반도체 기판에 패드 산화막과 제1 절연막을 순차적으로 적층하는 공정과, 상기 제1 절연막에 패터닝을 진행하여 하부의 패드 산화막과 반도체 기판의 일부를 식각하여 필드산화막이 형성될 트랜치를 형성하는 공정과, 상기 트랜치가 형성된 결과물 상에 제2 절연막을 적층하는 공정과, 상기 제2 절연막을 패터닝하여 트랜치의 측벽에 제2 절연막으로 구성된 질화막 스페이서를 형성하는 공정과, 상기 트랜치를 매립하고 반도체 기판의 표면을 덮을 수 있는 제3 절연막을 형성하는 공정과, 상기 제3 절연막을 에치백(etchback)하는 공정과, 상기 제1 절연막 및 패드 산화막을 제거하는 공정을 포함하는 것을 특징으로 하는 질화막 스페이서를 이용한 트랜치 소자분리 방법을 제공한다.

9. 发明公开

KR1019980083839A 반도체장치의 트랜치 소자분리방법 无效
标题翻译：用于去除半导体器件的沟槽元件的方法
公开(公告)号：KR1019980083839A
公开(公告)日：1998-12-05
申请号：KR1019970019313
申请日：1997-05-19
申请人： 삼성전자주식회사
发明人： 홍수진
IPC分类号： H01L21/76
摘要： 얕은 트랜치를 이용한 소자분리(STI: Shallow Trench Isolation) 방법에 관하여 개시한다. 본 발명은, 반도체 기판에 패드 산화막과 제1 질화막을 적층하는 단계와, 상기 패드 산화막과 제1 질화막을 패터닝하여 반도체 기판의 일부를 노출시키는 단계와, 상기 노출된 반도체 기판의 일부에 식각을 진행하여 좁은 폭과 넓은 폭의 얕은 트랜치를 형성하는 단계와, 상기 좁은 폭과 넓은 폭의 얕은 트랜치를 매립하는 절연물질을 형성하는 단계와, 상기 절연물질의 상부에 제2 질화막을 적층하는 단계와, 상기 결과물의 전면에 1차 CMP를 진행하여 상기 절연물질 및 제2 질화막의 일부를 제거하는 단계와, 상기 CMP가 진행된 결과물의 전면에 USG막을 형성하는 단계와, 상기 USG막이 적층된 반도체 기판에 제1 질화막의 표면이 노출될 때까지 2차 CMP를 진행하는 단계와, 상기 제1, 2질화막과 필드산화막을 제거하여 소자분리 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 트랜치 소자분리 방법을 제공한다.

10. 发明公开

KR1019970018369A 로코스(LOCOS)-트렌치 조합형 소자분리 방법 无效
标题翻译： LOCOS - 沟槽组合器件隔离方法
公开(公告)号：KR1019970018369A
公开(公告)日：1997-04-30
申请号：KR1019950031000
申请日：1995-09-21
申请人： 삼성전자주식회사
发明人： 안동호 , 홍수진
IPC分类号： H01L21/76
摘要： 본 발명은 LOCOS와 트렌치를 조합한 반도체 장치의 소자분리 방법에 대해 기재되어 있다. 이는, 반도체기판 상에 패드산화막 및 질화막을 차례로 적층하는 공정, 비활성영역의 질화막 및 패드산화막을 식각하는 공정, 비활성영역에 필드산화막을 형성하는 공정, 필드산화막 에지부분의 반도체기판의 노출될 때까지 필드산화막을 식각하는 공정, 노출된 반도체기판을 식각함으로써 필드산화막 양측의 반도체 기판에 트렌치를 형성하는 공정, 트렌치를 절연물질로 매립하는 공정 및 적층된 막들을 제거하는 공정을 포함하여 이루어진다. 따라서, 종래의 LOCOS-트렌치 조합형의 소자분리 방법에 비해 공정을 단순화할 수 있으며, 사진식각 기술의 한계를 넘어 매우 좁은 폭의 트렌치도 형성할 수 있다.

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