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71. 发明公开

KR1020060134679A 반도체 집적 회로 장치의 제조 방법 失效
标题翻译：制造半导体集成电路器件的方法
公开(公告)号：KR1020060134679A
公开(公告)日：2006-12-28
申请号：KR1020050054566
申请日：2005-06-23
申请人： 삼성전자주식회사
发明人： 손웅희 , 최길현 , 이창원 , 김병희 , 차태호
IPC分类号： H01L27/10 , H01L21/314
CPC分类号： H01L21/823462 , H01L21/321 , H01L21/823437 , H01L27/105 , H01L27/1052 , H01L27/11526 , H01L27/11531
摘要： A method for fabricating a semiconductor integrated circuit device is provided to improve cell dispersion by minimizing a hump phenomenon of a high voltage transistor while controlling an excessive bird's beak phenomenon and a punch-through phenomenon in forming a gate. A semiconductor substrate is prepared in which a plurality of stack cell gates are formed in a memory cell region and a plurality of gates for a high voltage transistor are formed in a peripheral circuit region(S1). An annealing process is performed on the semiconductor substrate(S2). A plasma oxide process is performed on the semiconductor substrate(S3). The stack cell gate and the gate for the high voltage transistor can be a metal gate or a silicide gate, respectively.
摘要翻译：提供一种制造半导体集成电路器件的方法，通过最小化高电压晶体管的隆起现象，同时控制形成栅极的过多的鸟嘴现象和穿通现象，从而提高电池的分散性。准备半导体衬底，其中在存储单元区域中形成多个堆叠单元栅极，并且在外围电路区域中形成用于高压晶体管的多个栅极（S1）。在半导体基板（S2）上进行退火处理。在半导体基板上进行等离子体氧化法（S3）。堆叠单元栅极和高压晶体管的栅极可以分别是金属栅极或硅化物栅极。

72. 发明公开

KR1020060128348A 반도체소자의 게이트 형성 방법 无效
标题翻译：用于制造半导体器件的栅极的方法
公开(公告)号：KR1020060128348A
公开(公告)日：2006-12-14
申请号：KR1020050049710
申请日：2005-06-10
申请人： 삼성전자주식회사
发明人： 손웅희 , 이창원 , 김병희 , 차태호
IPC分类号： H01L21/336
摘要： A method for fabricating a gate of a semiconductor device is provided to improve gate leakage characteristics by rounding a poly silicon edge using a Cl component during a selective oxidization using plasma. A gate stack structure including poly silicon(310,330) is formed on a gate dielectric(200) of a semiconductor substrate(100). An edge region(312) of the respective poly silicon of the gate structure substrate is selectively oxidized using a plasma method to be rounded. A gas containing a Cl component is used in the selective oxidization using plasma. The gas containing the Cl component includes HCl, Cl2, C2HCl3, C23Cl3, C2H4Cl2, or C2O2Cl2. The selective oxidization using plasma includes an inert gas, H2 gas, and O2 gas.
摘要翻译：提供一种用于制造半导体器件的栅极的方法，以通过使用等离子体的选择性氧化期间使用Cl成分对多晶硅边缘进行四舍五入来提高栅极泄漏特性。包括多晶硅（310,330）的栅极堆叠结构形成在半导体衬底（100）的栅极电介质（200）上。使用等离子体方法选择性地氧化栅极结构基板的各个多晶硅的边缘区域（312）以进行圆化。在使用等离子体的选择性氧化中使用含有Cl成分的气体。含有Cl成分的气体包括HCl，Cl2，C2HCl3，C23Cl3，C2H4Cl2或C2O2Cl2。使用等离子体的选择性氧化包括惰性气体，H 2气体和O 2气体。

73. 发明授权

KR100629646B1 게이트 구조물 및 그 제조방법 失效
标题翻译：门结构及其制造方法
公开(公告)号：KR100629646B1
公开(公告)日：2006-09-29
申请号：KR1020040106432
申请日：2004-12-15
申请人： 삼성전자주식회사
发明人： 이창원 , 윤선필 , 최길현 , 이병학 , 박희숙 , 임동찬 , 유종렬 , 손웅희
IPC分类号： H01L21/336
摘要： 누설 전류가 발생하지 않고, 상대적으로 낮은 저항을 갖는 게이트 구조물 및 이의 제조 방법에 있어서, 상기 게이트 구조물은 고 유전율을 갖는 게이트 절연막이 형성된 반도체 기판 상에 형성되는 폴리실리콘막 패턴과 상기 폴리실리콘막 패턴 상에 형성된 복합 텅스텐막 패턴 및 상기 복합 텅스텐막 패턴의 측면을 둘러싸면서 형성된 제2텅스텐 실리사이드막을 포함하는 구조를 갖는다. 상술한 제2텅스텐 실리사이드막이 형성된 게이트 구조물은 이후 열산화 공정시 그 측면에 패시베이션막이 형성되어 산화체의 침투를 방지한다. 이로 인해 게이트 구조물의 저항의 증가가 방지고, 누설 전류가 발생되지 않는다.

74. 发明公开

KR1020060100092A 반도체 장치의 제조 방법 无效
公开(公告)号：KR1020060100092A
公开(公告)日：2006-09-20
申请号：KR1020050021739
申请日：2005-03-16
申请人： 삼성전자주식회사
发明人： 이창원 , 손웅희 , 윤선필
IPC分类号： H01L21/8247
摘要： 게이트 구조물을 포함하는 반도체 장치의 제조에서, 먼저 기판 상에 게이트 산화막 패턴, 폴리실리콘막 패턴 및 금속막 패턴이 적층된 게이트 구조물을 형성한다. 상기 게이트 구조물 상에 산소 라디칼을 플라즈마 산화 공정을 통해 블록킹 산화막을 형성하고, 후속하여 질화 처리를 수행함으로써 상기 블록킹 산화막 상에 블록킹 산질화막을 형성한다. 상기 블록킹 산화막 및 블록킹 산질화막은 후속하여 수행되는 산화막 증착 공정 또는 산소 분위기에서 수행되는 열처리 공정에서 상기 게이트 산화막 패턴으로 산화제가 확산되는 것을 억제한다.

75. 发明授权

KR100615585B1 반도체 소자의 게이트 패턴 형성방법 有权
标题翻译：形成半导体器件栅极图案的方法
公开(公告)号：KR100615585B1
公开(公告)日：2006-08-25
申请号：KR1020040072347
申请日：2004-09-09
申请人： 삼성전자주식회사
发明人： 손웅희 , 이창원 , 윤선필 , 최길현 , 이병학 , 유종렬 , 박희숙
IPC分类号： H01L27/115 , H01L21/336
摘要： 반도체 소자의 게이트 패턴 형성방법을 제공한다. 이 방법은 터널 산화막이 형성된 반도체 기판 상에 제1 도전막 패턴, 게이트간 유전막 패턴 및 제2 도전막 패턴을 포함하는 게이트 구조물을 형성하는 것을 구비한다. 상기 게이트 구조물을 갖는 결과물에 대한 저온 선택적 산화공정을 600℃ 이하의 온도에서 수행하여 상기 제1 도전막 패턴 및 상기 제2 도전막 패턴의 측벽들을 덮는 누설방지 절연막을 형성한다. 상기 누설방지 절연막을 갖는 상기 게이트 구조물의 측벽을 덮는 스페이서를 형성한다. 상기 스페이서를 갖는 결과물에 대하여 추가 산화공정을 600℃ 이하의 온도에서 수행한다.
플래쉬, 재산화, 누설전류, 버즈빅

76. 发明公开

KR1020060083480A 오믹막 및 이의 형성 방법, 오믹막을 포함하는 반도체장치 및 이의 제조 방법 有权
标题翻译： OHMIC层及其形成方法，具有OHMIC层的半导体器件及其制造方法
公开(公告)号：KR1020060083480A
公开(公告)日：2006-07-21
申请号：KR1020050004196
申请日：2005-01-17
申请人： 삼성전자주식회사
发明人： 박희숙 , 최길현 , 이창원 , 이병학 , 윤선필 , 임동찬 , 박재화 , 이장희 , 손웅희
IPC分类号： H01L21/24 , H01L21/28 , H01L21/336 , H01L21/205
CPC分类号： H01L29/4933 , C23C16/42 , H01L21/28061 , H01L21/28194 , H01L21/28556 , H01L21/76846 , H01L29/517
摘要： 저저항을 갖는 도전성 패턴을 형성하기 위해 사용될 수 있는 오믹막 및 이의 형성 방법 그리고 상기 오믹막을 포함하는 반도체 장치의 제조 방법에서, 상기 오믹막은 텅스텐과 실리콘의 비율이 1 : 5 내지 15인 텅스텐 실리사이드로 이루어진다. 특히, 상기 텅스텐 실리사이드는 1 : 25 내지 160의 가스 분압비를 갖는 텅스텐 소오스 가스와 실리콘 소오스 가스를 포함하고, 챔버 내부의 전체 압력 중에서 2.05 내지 30%의 부분 압력을 조성하는 반응 가스를 사용하여 획득한다. 상기 오믹막을 도전성 패턴에 적용함으로서 도전성 패턴의 저항을 감소시킬 수 있다.

77. 发明公开

KR1020060064201A 낮은 저항을 갖는 반도체 장치 및 그 제조 방법 失效
标题翻译：具有低电阻率的半导体器件及其制造方法
公开(公告)号：KR1020060064201A
公开(公告)日：2006-06-13
申请号：KR1020040102916
申请日：2004-12-08
申请人： 삼성전자주식회사
发明人： 박재화 , 최길현 , 이창원 , 이병학 , 박희숙 , 손웅희 , 유종렬 , 윤선필 , 이장희 , 임동찬
IPC分类号： H01L29/78
CPC分类号： H01L21/32051 , H01L21/02068 , H01L21/28052 , H01L29/4941
摘要： 낮은 저항을 갖는 반도체 장치 및 그 제조 방법이 개시된다. 반도체 기판 상에 절연층을 형성한 후, 절연층 상에 폴리 실리콘층을 형성한다. 폴리 실리콘층 상에 물리 기상 증착 공정으로 형성된 금속 실리사이드막을 포함하는 저항 감소층을 형성한 다음, 저항 감소층 상에 장벽층 및 금속층을 순차적으로 형성하여 반도체 장치를 완성한다. 플라즈마로 처리된 금속 실리사이드막으로부터 유래되는 금속 실리콘 질화막이나 질소 또는 암모니아 분위기 하에서 금속 실리사이드막을 열처리하여 형성된 금속 실리콘 질화막을 구비하는 저항 감소층을 폴리 실리콘층과 금속층 사이에 형성하기 때문에, 폴리 실리콘층과 금속층 사이의 계면 저항을 크게 감소시키는 동시에 이러한 계면 저항의 분포를 균일하게 유지할 수 있다.

78. 发明授权

KR100586009B1 반도체 장치의 제조 방법 및 이를 수행하기 위한 장치 失效
标题翻译：制造半导体器件的方法和用于执行该方法的装置
公开(公告)号：KR100586009B1
公开(公告)日：2006-06-01
申请号：KR1020040038809
申请日：2004-05-31
申请人： 삼성전자주식회사
发明人： 윤선필 , 최길현 , 이창원 , 이병학 , 박희숙 , 손웅희 , 유종렬
IPC分类号： H01L21/336
CPC分类号： H01L21/28247 , H01L21/28061 , H01L21/32105
摘要： 반도체 장치의 제조 방법에서는, 도전막 패턴을 갖는 게이트 구조물을 기판 상에 형성한다. 게이트 구조물을 어닐링시켜서, 기판의 채널 영역과 게이트 산화막을 치유한다. 게이트 구조물에 산소 라디칼을 적용하여, 도전막 패턴의 측벽에 산화막을 형성시킨다. 기판을 먼저 어닐링하여 채널 영역과 게이트 산화막을 치유한 후 산화 공정이 수행되므로, 원하는 특성을 갖는 산화막을 형성시킬 수가 있게 된다.

79. 发明授权

KR100580587B1 반도체 장치의 제조 방법 失效
公开(公告)号：KR100580587B1
公开(公告)日：2006-05-16
申请号：KR1020040071140
申请日：2004-09-07
申请人： 삼성전자주식회사
发明人： 윤선필 , 최길현 , 이창원 , 이병학 , 박희숙 , 임동찬 , 박재화 , 손웅희 , 유종렬
IPC分类号： H01L21/335 , H01L21/336
CPC分类号： H01L21/28176 , H01L27/115 , H01L27/11521
摘要： 게이트를 포함하는 반도체 장치의 제조 방법에서, 우선 기판 상에 예비 게이트 산화막을 형성한다. 상기 예비 게이트 산화막 표면에 산화제 확산 방지용 표면 처리 공정을 수행하여 게이트 산화막을 형성한다. 상기 게이트 산화막 상에 폴리실리콘막 패턴 및 텅스텐막 패턴이 적층된 예비 게이트 구조물을 형성한다. 이어서, 상기 폴리실리콘막 패턴의 에지 부위가 둥글게 되도록 하면서 상기 텅스텐막의 표면 산화가 억제되도록 재산화 공정을 수행하여, 상기 폴리실리콘막 패턴 표면 및 게이트 산화막 상에 재산화막이 형성되어 있는 게이트 구조물을 형성한다. 상기 공정에 의하면, 게이트 전극에서 기판으로 누설 전류 발생을 감소시켜 반도체 장치의 특성을 향상시킬 수 있다.

80. 发明公开

KR1020060039140A 반도체 소자의 게이트 형성 방법. 无效
标题翻译：在半导体器件中制造栅极的方法
公开(公告)号：KR1020060039140A
公开(公告)日：2006-05-08
申请号：KR1020040088208
申请日：2004-11-02
申请人： 삼성전자주식회사
发明人： 유종렬 , 최길현 , 이창원 , 이병학 , 박희숙 , 이장희 , 박재화 , 임동찬 , 윤선필 , 손웅희
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/66477 , H01L21/02304 , H01L21/02532 , H01L21/22 , H01L21/4763
摘要： 반도체 소자의 게이트 형성하는 방법에 있어서, 우선, 반도체 기판 상에 게이트 절연막 및 붕소(B)가 도핑된 폴리실리콘막을 순차적으로 형성한다. 상기 폴리실리콘막 상에 게르마늄(Ge)을 포함하는 버퍼막과, 금속 질화막 및 금속막으로 이루어지는 도전막을 형성한다. 이어서, 상기 도전막, 게르마늄을 포함하는 버퍼막 및 폴리실리콘막을 패터닝하여 게이트를 형성한다. 상기 게르마늄을 포함하는 버퍼막은 폴리실리콘막 내의 붕소(B)와 상기 금속 질화막 내의 질소(N)가 결합하는 것을 방지한다. 따라서 상기 구조를 갖는 게이트를 채용하는 경우 상기 반도체 소자의 동작 성능이 개선된다.

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