专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

61. 实用新型

KR2020160003444U 에피택셜 성장 장치를 위한 챔버 컴포넌트들 审中-实审
标题翻译：外来生长装置的室内组件
公开(公告)号：KR2020160003444U
公开(公告)日：2016-10-06
申请号：KR2020160001598
申请日：2016-03-24
申请人： 어플라이드 머티어리얼스, 인코포레이티드
发明人： 오키,신이치 , 모리,요시노부
IPC分类号： H01L21/02 , H01L21/67 , H01L21/205 , H01L21/683
CPC分类号： C30B25/08 , C23C16/45502 , C23C16/45565 , C23C16/4558 , C23C16/45587 , C23C16/4581 , C23C16/4585 , C23C16/481 , C30B25/12 , C30B25/14 , C30B29/06 , F24C15/10 , H01L21/02532 , H01L21/68785 , H01L21/02293 , H01L21/205 , H01L21/6719 , H01L21/67207 , H01L21/6835
摘要： 에피택셜성장장치를위한챔버컴포넌트들이개시된다. 반응챔버는천장플레이트에의해정의되고형성된다. 반응가스는, 측벽에배치된반응가스공급경로에서조정되고, 이에의해, 반응챔버내에서의반응가스의유동방향의수평컴포넌트는반응가스공급경로의개구부의중앙으로부터연장되는방향의수평컴포넌트에대응한다. 에피택셜성장장치의상부측벽, 서셉터, 및조정플레이트에대한개선들은기판들상에형성되는에피택셜층의형성속도및 균일성에대한개선들을초래했고, 이는더 높은처리량및 더낮은결함들을초래한다.

62. 发明公开

KR1020160090681A 에피택셜 웨이퍼의 성장을 위한 리액터의 재가동 준비 방법 审中-实审
标题翻译：用于制备外源性水分生长反应器的方法
公开(公告)号：KR1020160090681A
公开(公告)日：2016-08-01
申请号：KR1020150010781
申请日：2015-01-22
申请人： 에스케이실트론 주식회사
发明人： 조만기 , 강동호
IPC分类号： H01L21/02 , H01L21/683
CPC分类号： C30B25/14 , C23C16/4401 , C23C16/4405 , C30B25/08 , C30B25/12 , H01L21/6719 , H01L21/02293 , H01L21/6835
摘要： 실시예는웨이퍼에대한에피택셜성장이수행되는반응챔버의재가동준비단계로서, 반응챔버내부에마련되며상기웨이퍼가안착되는서셉터를기설정된제1 위치에유지하며, 메인밸브에서유입되는수소가스의유량을슬릿밸브에서유입되는수소가스의유량보다크도록설정하는단계, 상기서셉터를기설정된제2 위치로이동시키는단계및 상기제2 위치에서셉터가유지되는동안상기메인밸브에서유입되는수소가스의양은상기슬릿밸브에서유입되는수소가스의양보다작도록설정하는단계를포함한다. 따라서, 반응챔버하부에정체된수분및 오염물질이수소가스의유동에따라배출구쪽으로원할하게배출될수 있다.
摘要翻译：实施例涉及一种外延生长装置的再操作准备方法，作为其中执行关于晶片的外延生长的反应室的再操作准备步骤包括：将放置在内部的基座保持的步骤反应室并将晶片安装在预定的第一位置，并将从主阀插入的氢气的流量设定为大于从狭缝阀插入的氢气的流量; 将所述基座移动到预定的第二位置的步骤; 以及将从主阀插入的氢气量设定为小于从基座在第二位置处从狭缝阀插入的氢气量的步骤。因此，可以根据氢气的移动平稳地将反应室下侧的停滞水分和污染物顺畅地排出到出口。

63. 发明公开

KR1020150035198A 반도체 소자 및 그 제조방법 审中-实审
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020150035198A
公开(公告)日：2015-04-06
申请号：KR1020130115473
申请日：2013-09-27
申请人： 삼성전자주식회사
发明人： 이헌복 , 여인호 , 오세춘 , 이석균 , 이정호
IPC分类号： H01L29/78 , H01L21/336 , H01L29/872
CPC分类号： H01L29/7806 , H01L21/26586 , H01L29/0869 , H01L29/1095 , H01L29/407 , H01L29/41766 , H01L29/66143 , H01L29/66727 , H01L29/66734 , H01L29/7813 , H01L29/872 , H01L29/66287 , H01L21/02293 , H01L21/20 , H01L21/76831 , H01L29/42356 , H01L29/4236
摘要： 반도체소자및 그제조방법을제공한다. 이방법은반도체기판상에제1 도전형의반도체층을형성하는것을포함한다. 상기반도체층 내에활성영역을한정하는트렌치영역을형성한다. 상기트렌치영역내에실드도전성패턴및 상기실드도전성패턴을둘러싸는예비절연성구조체를형성하되, 상기예비절연성구조체는상기활성영역의상부면보다낮은레벨에위치하면서상기트렌치영역을부분적으로채운다. 상기활성영역의상부영역내에바디채널이온주입공정을진행하여, 상기제1 도전형과다른제2 도전형의바디불순물영역을형성한다. 상기바디불순물영역을형성한후에, 상기예비절연성구조체를부분식각하여절연성구조체를형성한다. 상기절연성구조체상에게이트구조체를형성한다. 상기게이트구조체를형성한후에, 상기활성영역의상부영역내에상기제1 도전형을갖는소스불순물영역을형성한다. 상기소스불순물영역및 상기바디불순물영역을차례로관통하는그루브영역을형성하되, 상기그루브영역은경사진측벽을갖도록형성되고, 상기소스불순물영역은상기그루브영역에의해서로이격된제1 및제2 소스영역들로형성되고, 상기바디불순물영역은상기그루브영역에의해서로이격된제1 및제2 바디채널영역들로형성된다. 상기그루브영역을채우는전면도전성패턴을형성한다.
摘要翻译：提供一种半导体器件及其制造方法。本方法包括以下步骤：在半导体衬底上形成第一导电形式的半导体层; 形成限制半导体层内的激活区域的沟槽区域; 形成屏蔽导电图案和围绕屏蔽导电图案的备用绝缘结构，其中备用绝缘结构被放置在与激活区域的上表面相比较低的水平面并部分地填充沟槽区域; 通过将身体通道离子注入到所述活化区域的上部区域，形成与所述第一导电形式不同的第二导电形式的身体杂质区域; 通过部分蚀刻备用绝缘结构形成侮辱结构; 在绝缘结构上形成栅极结构; 在所述激活区域的上部区域内形成所述第一导电形式的源杂质区域; 形成连续通过源杂质区域和体杂质区域的沟槽区域，其中沟槽区域具有倾斜的侧壁，源杂质区域形成有通过沟槽区域彼此隔离的第一和第二源极区域，并且所述身体杂质区域形成有通过所述槽区域彼此隔离的第一和第二身体通道区域; 形成填充槽区域的前表面导电图案。

64. 发明公开

KR1020150026104A 반도체 소자 有权
标题翻译：半导体
公开(公告)号：KR1020150026104A
公开(公告)日：2015-03-11
申请号：KR1020130104489
申请日：2013-08-30
申请人： 메이플세미컨덕터(주)
发明人： 박용포 , 정은식
IPC分类号： H01L29/78 , H01L29/739
CPC分类号： H01L29/66287 , H01L21/02293 , H01L21/20 , H01L29/4232
摘要： 본 발명은 반도체 소자에 관한 것으로, 본 발명에 따른 일 실시예는 드레인 전극의 상면에 형성되는 제 1 도전형의 드레인 영역, 제 1 도전형의 드레인 영역의 상면에 형성되는 제 2 도전형의 에피층, 제 2 도전형의 에피층의 일부에 형성되고, 제 2 도전형의 에피층의 상면과 일치하는 상면을 공유하는 제 3 도전형의 베이스 영역, 제 3 도전형의 베이스 영역의 일부에 형성되고, 제 3 도전형의 베이스 영역의 상면 및 제 2 도전형의 에피층의 상면과 일치하는 상면을 공유하는 제 4 도전형의 소스 영역, 제 2 도전형의 에피층의 상면의 일부, 제 3 도전형의 베이스 영역의 상면의 일부 및 제 4 도전형의 소스 영역의 상면의 일부 접하여 형성되는 제 1 절연층, 제 1 절연층의 상면의 일부에 형성되는 게이트 전극, 게이트 전극을 둘러싸고, 제 1 절연층의 상면의 일부에 접하는 제 2 절연층, 제 3 도전형의 베이스 영역의 상면의 일부, 제 4 도전형의 소스 영역의 상면의 일부, 제 1 절연층의 양 측면 및 제 2 절연층의 상면과 양 측면에 접하여 형성되는 소스 전극 및 드레인 전극의 상면의 일부에 형성되고, 제 1 도전형의 드레인 영역 및 제 2 도전형의 에피층에 캐리어 수명조절 영역을 형성시키는 캐리어 수명조절 불순물을 포함하는 캐리어 수명조절 불순물 영역을 포함하는 반도체 소자를 제공할 수 있다.
摘要翻译：本发明涉及一种使漏电流增加最小化和寿命缩短的半导体器件。由本发明实施例提供的半导体器件包括：形成在漏电极的上侧的第一导电型漏区; 第二导电型外延层，其形成在第一导电类型漏极区域的上侧; 形成在所述第二导电型外延层的一部分上且与所述第二导电型外延层的上侧相对的上侧共享的第三导电型基极区域; 第四导电型源极区，形成在第三导电类型基底区域的一部分上，并且共享与第三导电型基底区域的上侧相对应的上侧和第二导电型外延层的上侧; 形成为与第二导电型外延层的上侧的一部分接触的第一绝缘层，第三导电型基底区域的上侧的一部分以及第四绝缘层的上侧的一部分导电型源区; 栅电极，其形成在所述第一绝缘层的上侧的一部分中; 第二绝缘层，其围绕所述栅电极并与所述第一绝缘层的上侧的一部分接触; 形成为与第三导电型基底区域的上侧的一部分接触的源电极，第四导电型源极区域的上侧的一部分，第一绝缘层的两侧面和第二绝缘层的上侧和两侧; 以及载体寿命控制杂质区域，其形成在漏电极的上侧的一部分中，并且在第一导电型漏区和第二导电型外延层中包含形成载流子寿命控制区的载流子寿命控制杂质。

65. 发明公开

KR1020140123825A 에피택셜 웨이퍼 审中-实审
标题翻译：外来波浪
公开(公告)号：KR1020140123825A
公开(公告)日：2014-10-23
申请号：KR1020130041161
申请日：2013-04-15
申请人： 엘지이노텍 주식회사
发明人： 황민영 , 김익찬
IPC分类号： H01L21/20 , H01L21/324
CPC分类号： H01L21/324 , H01L21/02293
摘要： The present invention relates to an epitaxial wafer, and more specifically, to an epitaxial wafer which is used as a material for a semiconductor device. The epitaxial wafer according to the present invention comprises: a substrate; and an epitaxial structure which is composed of multiple epitaxial layers formed on the substrate. A boundary surface between the epitaxial layers is annealed.
摘要翻译：本发明涉及外延晶片，更具体地说，涉及用作半导体器件材料的外延晶片。根据本发明的外延晶片包括：基板; 以及由在基板上形成的多个外延层构成的外延结构。外延层之间的边界面被退火。

66. 发明公开

KR1020140038826A 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법 无效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020140038826A
公开(公告)日：2014-03-31
申请号：KR1020120105407
申请日：2012-09-21
申请人： 삼성전자주식회사
发明人： 김동혁 , 신동석 , 정회성 , 이내인
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L21/823437 , H01L21/02636 , H01L21/30608 , H01L21/324 , H01L21/823481 , H01L21/84 , H01L29/045 , H01L29/165 , H01L29/665 , H01L29/66636 , H01L29/78 , H01L29/7834 , H01L29/7843 , H01L29/7848 , H01L21/02293
摘要： A semiconductor device and a method of manufacturing the same are provided. The device includes a gate pattern arranged on a semiconductor substrate, a bulk epitaxial pattern which fills a recess region formed in the semiconductor substrate of one side of the gate pattern and an upper tilt surface among {111} crystalline surfaces, an insert epitaxial pattern which is arranged on the bulk epitaxial pattern and includes a specific element for promoting a growth rate on the upper tilt surface, and a capping epitaxial pattern which is arranged on the insert epitaxial pattern.
摘要翻译：提供半导体器件及其制造方法。该器件包括布置在半导体衬底上的栅极图案，填充形成在栅极图案的一侧的半导体衬底中的凹陷区域和{111}晶面之间的上倾斜表面的体外延图案，布置在整体外延图案上，并且包括用于促进上倾斜表面上的生长速率的特定元件，以及布置在插入物外延图案上的封盖外延图案。

67. 发明授权

KR101371841B1 채널 두께를 제어하는 ＦＩＮＦＥＴ 설계 有权
标题翻译： FINFET设计控制通道厚度
公开(公告)号：KR101371841B1
公开(公告)日：2014-03-07
申请号：KR1020120052013
申请日：2012-05-16
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 우지치앙 , 고토켄이치 , 시에웬싱 , 호존수 , 왕지칭 , 황칭팡
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L21/02362 , H01L21/02123 , H01L21/02293 , H01L21/0234 , H01L29/1054 , H01L29/66795 , H01L29/785
摘要： 채널 두께를 제어하고 작은 피처들의 형성으로 인한 변동을 방지하기 위한 방법 및 시스템이 제공된다. 실시예는 기판 위에서 융기된 핀과 상기 핀 위에 형성된 캡 층을 포함한다. 채널 캐리어는 중도핑된 핀에 대해 반발하여 캡 층 내에서 감금된다. 이것은 게이트의 보다 큰 정전식 제어를 가능하게 해주는 얇은 채널을 형성한다.

68. 发明授权

KR101358966B1 고밀도 저에너지의 플라즈마 인헨스드 기상 에피택시를 위한 시스템 및 공정 有权
标题翻译：用于高密度，低能量等离子体增强蒸气相外延的系统和方法
公开(公告)号：KR101358966B1
公开(公告)日：2014-02-21
申请号：KR1020127009425
申请日：2006-02-28
申请人： 에피스피드 에스.에이.
发明人： 본캐널한스
IPC分类号： H01L21/20
CPC分类号： H01L21/02293 , C30B23/02 , C30B23/06 , C30B23/08 , C30B25/105 , C30B29/38 , C30B29/403 , C30B29/406 , Y10T428/266
摘要： 화합물 반도체층들을 빠르게 에피택셜 증착하기 위한 장치 및 공정은 플라즈마 인헨스드 기상 에피택시를 위한 저 에너지 고밀도의 플라즈마 발생 장치를 포함한다. 상기 공정은, 일 단계에서, 증착 챔버 내에서 비 금속 원소들의 가스들과 하나 이상의 금속 증기들을 결합하는 것을 제공한다. 이후, 밀도 높은 저 에너지 플라즈마의 존재하에서 가스들을 고도로 활성화시킨다. 금속 증기와 고도로 활성화된 가스들을 반응시킴과 동시에, 플라즈마 내에 액침된 지지부(support)와 통신하는 가열된 기판상에 반응 결과(reaction product)를 증착시킴으로써, 기판 위에 반도체층을 형성한다. 상기 공정은 탄소가 없으며, 큰 면적의 실리콘 기판들 상에서 1000℃ 미만의 기판 온도 및 최대 10nm/s의 성장 속도에서의 나이트라이드 반도체들의 에피택셜 성장에 특히 적합하다. 본 공정은 탄소 함유 가스도 요구하지 않고, 수소를 방출하는 가스들도 요구하지 않으며, 유독성 캐리어 또는 반응물 가스들이 없기 때문에, 환경 친화적이다.

69. 发明公开

KR1020130071894A 엘이디 구동용 반도체소자 有权
标题翻译：用于驱动LED的半导体器件
公开(公告)号：KR1020130071894A
公开(公告)日：2013-07-01
申请号：KR1020110139370
申请日：2011-12-21
申请人： 이태복
发明人： 이태복
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/66287 , H01L21/02293 , H01L21/20 , H01L29/7802
摘要： PURPOSE: A semiconductor device for driving an LED is provided to improve driving current capability by reducing driving resistance without raising the manufacturing costs. CONSTITUTION: A second conductive epitaxial layer (305) is formed on a semiconductor substrate (301). A first conductive buried layer (304) is formed between the semiconductor substrate and a part of the epitaxial layer. A first conductive body region (316) is formed under a part of the surface of the epitaxial layer. A first conductive source (321) and a second conductive source (322) are formed under a part of the surface of the body region. A second conductive well (308) is formed in a part of the surface of the epitaxial layer. A second conductive drain (317) is formed under a part of the surface of the well.
摘要翻译：目的：提供一种用于驱动LED的半导体器件，以通过降低驱动电阻而不增加制造成本来提高驱动电流能力。构成：在半导体衬底（301）上形成第二导电外延层（305）。在半导体衬底和外延层的一部分之间形成第一导电掩埋层（304）。第一导电体区域（316）形成在外延层的表面的一部分的下方。第一导电源（321）和第二导电源（322）形成在身体区域的表面的一部分下方。第二导电孔（308）形成在外延层的表面的一部分中。在井的表面的一部分下方形成第二导电漏极（317）。

70. 发明公开

KR1020130021771A 반도체 소자 有权
标题翻译：半导体器件
公开(公告)号：KR1020130021771A
公开(公告)日：2013-03-06
申请号：KR1020110084234
申请日：2011-08-23
申请人： 현대자동차주식회사
发明人： 이용성 , 홍경국 , 이종석
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/66287 , H01L21/02293 , H01L21/20 , H01L29/7802
摘要： PURPOSE: A semiconductor device is provided to reduce the on resistance of a device by preventing the diffusion of a depletion layer generated in a pn junction through a depletion diffusion preventing layer on the side of a trench gate. CONSTITUTION: An electric field dispersion layer(61) is formed on the lower side of a trench source(60). The electric field dispersion layer is formed by implanting P-type ions and disperses electric field concentrated on a lower oxidation layer(59). A depletion diffusion preventing layer(62) is formed on the upper side of an N- epitaxial layer(3). The depletion diffusion preventing layer prevents the diffusion of the depletion layer in a pn junction on the lower side of a trench source to affect a current flow. The depletion diffusion preventing layer forms an N+ region by an epitaxial growth method. [Reference numerals] (2) N+ substrate; (3) N- epitaxial layer
摘要翻译：目的：提供一种半导体器件，以通过防止在pn结中产生的耗尽层扩散通过沟槽栅极侧的耗尽扩散防止层来降低器件的导通电阻。构成：在沟槽源（60）的下侧形成电场分散层（61）。通过注入P型离子并将电场分散在下部氧化层（59）上形成电场分散层。耗尽扩散防止层（62）形成在N-外延层（3）的上侧。耗尽扩散防止层防止在沟槽源的下侧的pn结中的耗尽层的扩散以影响电流。耗尽扩散防止层通过外延生长法形成N +区域。（附图标记）（2）N +基板; （3）N-外延层

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式