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61. 发明公开

KR1020080066413A 반도체 소자의 얼라인먼트 및 오버레이 키 구조, 및 그형성 방법 无效
标题翻译：半导体器件的对准和覆盖键及其方法
公开(公告)号：KR1020080066413A
公开(公告)日：2008-07-16
申请号：KR1020070003845
申请日：2007-01-12
申请人： 삼성전자주식회사
发明人： 강현재 , 박준수 , 최성원 , 조한구 , 여기성 , 함부현
IPC分类号： H01L21/027
CPC分类号： G03F9/708 , G03F7/70633 , G03F9/7076 , H01L23/544 , H01L2223/54426
摘要： An alignment and an overlay key structure of a semiconductor device and a forming method of the same are provided to obtain high reliability by stabilizing a manufacturing process. A semiconductor substrate(110) includes a first alignment key region(A) and a second alignment key region(B). A plurality of first alignment keys(113) are provided in the first alignment key region. An anti-growth layer(115a) is formed to cover the first alignment key region including the first alignment keys. An isolation layer pattern(114b) is provided in the second alignment key region. A plurality of second alignment keys(115b) are formed on the isolation layer pattern. The anti-growth layer includes polysilicon. The isolation layer pattern is formed to define a plurality of first dummy alignment keys.
摘要翻译：提供半导体器件的对准和覆盖键结构及其形成方法，以通过稳定制造工艺来获得高可靠性。半导体衬底（110）包括第一对准键区（A）和第二对准键区（B）。多个第一对准键（113）设置在第一对准键区域中。形成防生长层（115a）以覆盖包括第一对准键的第一对准键区域。隔离层图案（114b）设置在第二对准键区域中。多个第二对准键（115b）形成在隔离层图案上。抗生长层包括多晶硅。形成隔离层图案以限定多个第一虚拟对准键。

62. 发明授权

KR100706233B1 반도체 기억 소자 및 그 제조방법 有权
标题翻译：半导体存储器件及其制造方法
公开(公告)号：KR100706233B1
公开(公告)日：2007-04-11
申请号：KR1020040080460
申请日：2004-10-08
申请人： 삼성전자주식회사
发明人： 구두훈 , 조한구 , 문주태 , 우상균 , 백경윤 , 여기성
IPC分类号： H01L27/10
CPC分类号： H01L27/10814 , H01L27/0207 , H01L27/10882 , H01L27/11502
摘要： 반도체 기억 소자 및 그 제조방법이 제공된다. 이 소자는 장축 및 단축을 가지는 막대형 제 1 및 제 2 활성영역들을 포함한다. 상기 제 1 활성영역들과 상기 제 2 활성영역들은 각각 단축 방향으로 일정 간격 이격되어 배열된다. 상기 제 2 활성영역들은 상기 제 1 활성영역들로 부터 장축방향으로 일정 간격 이격되어 배치되고 단축방향으로 상기 제 1 활성영역들에 대해 1/2 피치 이동하여 배치된다. 기존의 사선형 6F2 셀 구조와 달리 수평축 및 수직축 방향의 막대형 6F2 셀 구조를 가지기 때문에 레티클 제작시 세그먼트 분할에 따른 드로잉 시간에 비해 드로잉 시간을 현저히 감소시킬 수 있다.

63. 发明公开

KR1020070033106A 반도체 소자의 오버레이 측정 방법 및 오버레이 측정시스템 无效
标题翻译：用于测量半导体器件覆盖的方法和系统
公开(公告)号：KR1020070033106A
公开(公告)日：2007-03-26
申请号：KR1020050087347
申请日：2005-09-20
申请人： 삼성전자주식회사
发明人： 양덕선 , 조윤희 , 오석환 , 여기성
IPC分类号： H01L21/027
CPC分类号： G03F7/70633 , G03F7/70491 , H01L22/12
摘要： An overlay measuring method of a semiconductor device and an overlay measuring system are provided to perform easily a modeling process between misalign values and reference fitting values by calculating the reference fitting values on the misalign values using a reference sample and misalign samples. A reference sample and misalign samples are prepared(S200). Reference sample data are obtained by irradiating a predetermined light onto the reference sample and measuring the scattered light(S210). At this time, misalign sample data are obtained by irradiating the predetermined light onto each misalign sample and measuring the scattered light. Reference fitting values corresponding to misalign values are calculated from the reference sample data and the misalign sample data(S220). A fitting value is extracted from an object wafer. The misalign value of the object wafer is determined by comparing the fitting value of the object wafer with the reference fitting values.
摘要翻译：提供半导体器件和覆盖测量系统的覆盖测量方法，通过使用参考样本和对准样本计算对准值的参考拟合值，轻松地执行不对准值和参考拟合值之间的建模过程。准备参考样品和对准样品（S200）。通过将预定的光照射在基准样品上并测量散射光来获得参考样本数据（S210）。此时，通过将预定光照射到每个不对准样品上并测量散射光来获得未对准样本数据。从参考样本数据和对准样本数据计算对应于对准值的参考拟合值（S220）。从对象晶片提取拟合值。通过将对象晶片的拟合值与参考拟合值进行比较来确定对象晶片的不对准值。

64. 发明授权

KR100640657B1 반도체 소자의 미세 패턴 형성 방법 有权
公开(公告)号：KR100640657B1
公开(公告)日：2006-11-01
申请号：KR1020050067292
申请日：2005-07-25
申请人： 삼성전자주식회사
发明人： 고차원 , 우상균 , 남정림 , 지경구 , 오석환 , 여기성 , 정승필 , 박흥식
IPC分类号： H01L21/027

65. 发明授权

KR100610762B1 패턴 형성 방법 有权
标题翻译：图案形成方法
公开(公告)号：KR100610762B1
公开(公告)日：2006-08-08
申请号：KR1020040041436
申请日：2004-06-07
申请人： 삼성전자주식회사
发明人： 고차원 , 우상균 , 여기성 , 정명호
IPC分类号： H01L21/027
CPC分类号： G03F7/11 , G03F7/0752 , G03F7/40 , H01L21/0271 , H01L21/0337 , H01L21/31138 , H01L21/31144
摘要： 패턴 형성 방법을 제공한다. 이 방법은 하부층이 형성된 기판 상에 제 1 유기 폴리머막(first organic polymer layer)을 형성하고, 상기 제 1 유기 폴리머막 상에 상기 제 1 유기 폴리머막이 노출된 오프닝을 가지는 제 2 유기 폴리머막(second organic polymer layer)을 형성하는 것을 포함한다. 상기 제 2 유기 폴리머막은 감광성 유기막으로 형성할 수 있다. 상기 오프닝을 덮는 실리콘 함유 폴리머막(silicon containing polymer layer)을 형성한다. 이 때, 상기 실리콘 함유 폴리머막은 상기 제 2 유기 폴리머막보다 얇은 두께로 도포할 수도 있고, 두꺼운 실리콘 함유 폴리머막을 도포한 후 에치백할 수도 있다. 산소 플라즈마를 이용하여 상기 실리콘 함유 폴리머막을 산화시킴과 동시에 상기 제 2 유기 폴리머막 및 상기 제 1 유기 폴리머막을 이방성 에슁한다. 상기 실리콘 함유 폴리머막 및 상기 제 1 유기 폴리머막을 식각마스크로 사용하여 상기 하부층을 식각하여 패턴을 형성한다.
摘要翻译：由此提供图案形成方法。该方法包括在其上形成下层的基板上形成第一有机聚合物层，并在第一有机聚合物层上形成第二有机聚合物层，以形成有机聚合物层。第二有机聚合物膜可以由光敏有机膜形成。形成覆盖开口的含硅聚合物层。此时，可以将含硅聚合物膜涂覆成小于第二有机聚合物膜的厚度，或者可以涂覆并回蚀厚含硅聚合物膜。使用氧等离子体来氧化含硅聚合物膜，并且第二有机聚合物膜和第一有机聚合物膜被各向异性地灰化。使用含硅聚合物膜和第一有机聚合物膜作为蚀刻掩模来蚀刻下层以形成图案。

66. 发明授权

KR100594222B1 반도체 장치 제조에 이용되는 분할 노광 방법 및 이에이용되는 분할 노광 방법 失效
标题翻译：半导体器件分割曝光方法及其使用方法
公开(公告)号：KR100594222B1
公开(公告)日：2006-07-03
申请号：KR1020000057118
申请日：2000-09-28
申请人： 삼성전자주식회사
发明人： 여기성 , 남동석 , 성낙근
IPC分类号： H01L21/027
摘要： 반도체 장치 제조에 이용되는 분할 노광 방법 및 이에 이용되는 분할 노광 방법을 개시한다. 본 발명의 일 관점은, 포토레지스트막이 도포된 웨이퍼 상에 마스크를 도입한다. 마스크의 상측 또는 하측에 마스크의 구분되는 어느 하나의 영역을 가리는 제1블레이드를 도입한다. 마스크 및 제1블레이드를 정렬시켜 어느 하나의 영역에 대응되는 포토레지스트막의 영역을 제1노광한다. 제1블레이드를 마스크의 어느 하나의 영역과 구분되는 다른 영역을 가리는 제2블레이드로 교체한다. 마스크 및 제2블레이드를 정렬시켜 다른 영역에 대응되는 포토레지스트막의 영역을 제2노광한다. 여기서, 제1노광 단계는 제2노광 단계와 다른 노광 조건으로 수행된다.

67. 发明授权

KR100577610B1 반도체 장치, 반도체 장치의 제조 방법 및 에스램 장치,에스램 장치 제조 방법. 有权
标题翻译：半导体器件，制造半导体判定方法，SRAM器件及SRAM的制造方法
公开(公告)号：KR100577610B1
公开(公告)日：2006-05-10
申请号：KR1020030048223
申请日：2003-07-15
申请人： 삼성전자주식회사
发明人： 류만형 , 여기성 , 이시형 , 김규철 , 정성곤 , 박창민 , 조후성
IPC分类号： H01L27/11
CPC分类号： H01L27/088 , G11C11/412 , H01L27/0203 , H01L27/1104 , Y10S257/903
摘要： 공정 마진이 증가된 반도체 장치 및 반도체 장치의 제조 방법이 개시되어 있다. 반도체 기판의 단위 셀 영역 내에 P형 도핑 영역 및 N형 도핑 영역이 구비된다. 상기 P형 도핑 영역 및 N형 도핑 영역에 제1 피치를 갖도록 배치되는 액티브 패턴들이 구비된다. 상기 액티브 패턴들 상에, 제2 피치를 갖고 액티브 패턴과 수직한 방향으로 배치되는 게이트 패턴들이 구비된다. 상기 액티브 패턴 및 게이트 패턴 각각은 동일 피치를 가지므로 공정 마진을 증가시킬 수 있다.
摘要翻译：根据本发明的一些实施例，提供掺杂有P型杂质的衬底。在衬底中掺杂N型杂质以将衬底分成P型杂质区和N型杂质区。在P型和N型杂质区中形成具有第一间距的有源图案。具有第二间距的栅极图案在与有源图案基本垂直的方向上形成在有源图案上。描述和要求保护其他实施例。

68. 发明授权

KR100574981B1 트랜지스터의 리세스 채널을 위한 트렌치를 형성하는 방법및 이를 위한 레이아웃 失效
标题翻译：用于形成晶体管凹陷通道的沟槽的方法和布局
公开(公告)号：KR100574981B1
公开(公告)日：2006-05-02
申请号：KR1020040039224
申请日：2004-05-31
申请人： 삼성전자주식회사
发明人： 구두훈 , 이시형 , 조한구 , 우상균 , 여기성
IPC分类号： H01L21/76
CPC分类号： H01L27/10876 , H01L21/3083 , H01L27/0207
摘要： 트랜지스터의 리세스 채널(recessed channel)을 위한 트렌치를 형성하는 방법 및 이를 위한 레이아웃(layout)을 제공한다. 본 발명의 일 관점에 따른 리세스 채널을 위한 레이아웃은 반도체 기판에 상호 간에 사선(diagonal) 방향으로 위치하게 다수 개가 배열되게 활성 영역들 중 적어도 어느 하나의 제1활성 영역을 측방향에서 가로질러 연장되되 제1활성 영역에 대해 사선 방향 위치에 평행한 다른 제2활성 영역을 가로지르게 연장되는 열린 영역(open region)이되, 제2활성 영역에 대해 사선 방향 위치에 평행하고 장축 방향의 끝단이 상호 간에 마주보는 다른 두 제3활성 영역 사이의 소자 분리 영역 부분에 미치지 않게 연장이 끊어지게 설정되고 상호 간에 불연속되게 다수 개가 배열되는 열린 영역들의 배열을 포함한다. 이러한 레이아웃을 이용하여 식각 마스크(etch mask)를 형성하고 이를 이용하여 반도체 기판을 식각하여 활성 영역에 리세스 채널을 위한 트렌치를 형성할 수 있다.
리세스 채널, 6F2 구조, 8F2 구조, 단채널 효과, 사진 공정

69. 发明公开

KR1020060030239A 반도체 소자 제조용 마스크 및 그 제조방법 有权
标题翻译：用于制造半导体器件的掩模及其制造方法
公开(公告)号：KR1020060030239A
公开(公告)日：2006-04-10
申请号：KR1020040079042
申请日：2004-10-05
申请人： 삼성전자주식회사
发明人： 이두열 , 오석환 , 여기성 , 우상균 , 이숙 , 박주온 , 정성곤
IPC分类号： H01L21/027
CPC分类号： G03F7/70466 , G03F1/00 , G03F1/70 , G03F1/144 , G03F1/32
摘要： 반도체 소자 제조용 마스크 및 그 제조방법을 제공한다. 이 마스크 세트는 제 1 하프톤 패턴이 형성되어 상기 제 1 패턴 영역을 정의하는 제 1 노광 영역을 포함하는 제 1 마스크 레이어와, 바이너리 패턴 및 제 2 하프톤 패턴이 형성되어 상기 제 2 패턴 영역을 정의하는 제 2 노광 영역을 포함하는 제 2 마스크 레이어를 포함한다. 바이너리 패턴과 하프톤 패턴으로 구성된 제 2 마스크 레이어를 사용함으로써 제 1 마스크 레이어를 사용하여 1차 노광한 후 하프톤막과 차광막의 오정렬 및 레지스트레이션으로 인해 유발되는 1차 노광의 이상 노광을 2차 노광에서 보정할 수 있다.
摘要翻译：提供了一种用于半导体器件制造的掩模及其制造方法。掩模组包括其中形成有第一半色调图案并且限定第一图案区域的第一掩模层以及其上形成有二元图案和第二半色调图案的第二掩模层，以及第二掩模层，其包括限定第二曝光区域的第二曝光区域。使用第二掩模层的二进制图案和半由音调由图案的第一通过使用掩模层，主曝光的一个或多个曝光进行曝光伯，其由在第二曝光的错位和半tonmak的登记和遮光膜引起的可以纠正。

70. 发明授权

KR100564579B1 레지스트 리플로우 측정 키 및 이를 이용한 반도체 소자의미세 패턴 형성 방법 失效
标题翻译：用于测量抗蚀剂回流量的关键和形成半导体器件精细图案的方法
公开(公告)号：KR100564579B1
公开(公告)日：2006-03-28
申请号：KR1020030067434
申请日：2003-09-29
申请人： 삼성전자주식회사
发明人： 이두열 , 여기성 , 조한구 , 이중현
IPC分类号： H01L21/027
CPC分类号： H01L22/34 , G03F7/40 , H01L21/0273
摘要： 레지스트 리플로우 측정 키 및 이를 이용한 반도체 소자의 미세 패턴 형성 방법에 관하여 개시한다. 레지스트 리플로우 측정 키는 제1 리플로우 키와 제2 리플로우 키로 이루어진다. 제1 리플로우 키는 기판상에 제1 중심점을 중심으로 배치되어 있고 그 길이 방향에 따라 연장되는 중심선을 중심으로 그 양 측에 각각 서로 다른 곡률반경을 가지는 패턴 형상을 가지는 복수의 제1 패턴 소자를 포함한다. 제2 리플로우 키는 복수의 제1 패턴 소자와 동일 평면상에 형성되어 있는 복수의 제2 패턴 소자를 포함한다. 복수의 제2 패턴 소자는 기판상에 제2 중심점을 중심으로 배치되어 있고 그 길이 방향에 따라 연장되는 중심선을 중심으로 그 양 측에 각각 서로 다른 곡률반경을 가지는 패턴 형상을 가진다. 웨이퍼상의 소자 영역에 형성된 레지스트 패턴의 리플로우 공정을 행한 후, 레지스트 패턴과 동시에 리플로우된 상기 레지스트 리플로우 측정 키에서의 플로우량에 의거하여 발생된 중심점 위치 변화량을 AFI 단계에서 오버레이 측정 장치를 이용하여 측정함으로써 상기 레지스트 패턴의 CD를 모니터링한다.
리플로우 측정 키, 오버레이, 중심점, 레지스트, CD

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