专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明公开

KR1020150058888A 반도체 장치 및 그 제조 방법 审中-实审
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020150058888A
公开(公告)日：2015-05-29
申请号：KR1020130142211
申请日：2013-11-21
申请人： 삼성전자주식회사
发明人： 정영종 , 이정윤 , 권세력 , 신동석 , 이시형
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/0847 , H01L21/823821 , H01L21/845 , H01L27/0886 , H01L27/092 , H01L27/0924 , H01L29/41758 , H01L29/66636 , H01L29/66795 , H01L29/66818 , H01L29/7848 , H01L29/7851 , H01L29/785
摘要： 반도체장치및 그제조방법이제공된다. 상기반도체장치는, 반도체기판, 상기반도체기판상에형성된핀(fin), 상기핀과교차하는방향으로형성된게이트라인, 상기핀 내에상기게이트라인과오버랩되지않도록형성되고, 최대폭이제1 폭인제1 리세스영역, 상기핀 내의상기제1 리세스영역하부에상기게이트라인과오버랩되지않도록형성되고, 최대폭이상기제1 폭과다른제2 폭인제2 리세스영역, 및상기제1 및제2 리세스영역을채워형성된소오스/드레인영역을포함한다.
摘要翻译：提供半导体器件及其制造方法。半导体器件包括：半导体衬底; 在半导体衬底上形成的鳍; 沿着与翅片交叉的方向形成的栅极线; 形成为不与栅极线重叠并且具有第一宽度作为最大宽度的第一凹部区域; 形成为不与翅片中的第一凹部区域的底部的栅极线重叠的第二凹部，具有与第一宽度不同的第二宽度作为最大宽度; 以及通过填充第一和第二凹部区域而形成的源极/漏极区域。

2. 外观设计

KR3007607110000S 有权
公开(公告)号：KR3007607110000S
公开(公告)日：2014-09-15
申请号：KR3020130062892
申请日：2013-12-12
申请人： 삼성전자주식회사
设计人： 주태형 , 박서은 , 이시형 , 전범호

3. 发明授权

KR101374323B1 반도체 소자 및 그 제조방법 有权
公开(公告)号：KR101374323B1
公开(公告)日：2014-03-17
申请号：KR1020080001753
申请日：2008-01-07
申请人： 삼성전자주식회사
发明人： 민지영 , 이시형 , 강상범 , 우동수 , 최시영 , 황희돈
IPC分类号： H01L21/336
CPC分类号： H01L29/66553 , H01L21/28079 , H01L21/28114 , H01L29/4236
摘要： 반도체 소자가 개시된다. 상기 소자는 기판 내의 게이트 트렌치 내에 내재된 하부 금속패턴 및 상기 하부 금속패턴 상의 비금속 도전패턴을 포함할 수 있다. 이로써, 우수한 전기적 특성을 갖는 반도체 소자가 제공될 수 있다.
채널, 게이트 트렌치, 턴온 전류, 문턱 전압, GIDL

4. 发明授权

KR101262225B1 반도체 소자 및 그 제조 방법 有权
公开(公告)号：KR101262225B1
公开(公告)日：2013-05-15
申请号：KR1020070106741
申请日：2007-10-23
申请人： 삼성전자주식회사
发明人： 배용국 , 이시형 , 안태혁 , 오석환
IPC分类号： H01L27/108 , H01L21/8242
CPC分类号： H01L27/10894 , H01L27/10852 , H01L28/91
摘要： 반도체소자및 그제조방법을개시한다. 본발명에따른반도체소자는셀 영역이정의된기판, 셀영역상부에형성되고각각제1 방향으로배열된복수의실린더형상의하부전극으로이루어지는복수의하부전극열, 하부전극상에형성된유전체막및 유전체막상에형성된상부전극을구비한복수개의커패시터및 서로인접하는한 쌍의하부전극열을이루는하부전극들을동시에지지하는띠(stripe) 형상인복수의지지대를포함하고, 기판에대하여수평방향으로상호인접하는 2개의지지대는기판으로부터서로다른높이를가지도록형성된다.

5. 发明公开

KR1020100104280A 저저항의 매립형 금속 게이트 전극 구조를 갖는 반도체 장치 및 그 제조 방법 有权
标题翻译：具有低电阻率金属门电极结构的半导体器件及其制造方法
公开(公告)号：KR1020100104280A
公开(公告)日：2010-09-29
申请号：KR1020090022597
申请日：2009-03-17
申请人： 삼성전자주식회사
发明人： 전인상 , 이시형 , 유종렬 , 신유균 , 최석헌
IPC分类号： H01L21/336 , H01L21/8242
CPC分类号： H01L29/4236 , H01L21/67207 , H01L21/823437 , H01L21/823456 , H01L29/66621 , H01L29/78
摘要： PURPOSE: A semiconductor device with a low resistance buried metal gate structure and a forming method thereof are provided to minimize a unit cell by obtaining the semiconductor device with a high electric characteristic. CONSTITUTION: A semiconductor substrate(100) is divided into an active region and an inactive region by forming a device isolation layer. A recess hole is formed on the active region. A gate dielectric layer(120) is formed in the recess hole. A barrier metal layer is formed on the gate dielectric layer. A metal layer for forming a nucleus is formed on the barrier metal layer. The phase of the metal layer is changed to have a low resistance characteristic by thermally processing the metal layer for forming the nucleus. A bulk metal electrode is formed based on the metal layer for forming the phase changed metal layer for forming the nucleus.
摘要翻译：目的：提供具有低电阻掩埋金属栅极结构的半导体器件及其形成方法，以通过获得具有高电特性的半导体器件使单元电池最小化。构成：通过形成器件隔离层，将半导体衬底（100）分为有源区和非活性区。在活性区域上形成凹坑。在凹陷孔中形成栅介质层（120）。在栅介质层上形成阻挡金属层。在阻挡金属层上形成用于形成核的金属层。金属层的相位通过热处理用于形成核的金属层而具有低电阻特性。基于形成用于形成核的相变金属层的金属层形成体金属电极。

6. 发明公开

KR1020090041168A 반도체 소자 및 그 제조 방법 有权
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020090041168A
公开(公告)日：2009-04-28
申请号：KR1020070106741
申请日：2007-10-23
申请人： 삼성전자주식회사
发明人： 배용국 , 이시형 , 안태혁 , 오석환
IPC分类号： H01L27/108 , H01L21/8242
CPC分类号： H01L27/10894 , H01L27/10852 , H01L28/91
摘要： A semiconductor device and a method for manufacturing the same are provided to surround a bottom electrode with a support stably by forming the support for supporting the bottom electrode of a capacitor between the bottom electrodes in a stripe shape to have different height in adjacent supports. After forming a bottom electrode(910), a first mold layer, a second mold layer and a protective mold layer are removed by the wet etching. The first mold layer, the second mold layer, the protective mold layer, and a buried layer are removed by using a lift-off process method by using the hydrofluoric acid or LAL(Limulus amoebocyte lysate). The bottom electrode is supported while being surrounded with a first support(600a) or a second support(610a). One bottom electrode is supported by one of the first support and the second support. After removing the first mold layer, the second moldy layer, the protective mold layer, and the buried layer, a capacitor(950) is made by forming a dielectric layer(920) and a top electrode(930) on the bottom electrode.
摘要翻译：提供半导体器件及其制造方法，通过在底部电极之间形成用于支撑电容器的底部电极的支撑件，以条形形状稳定地围绕底部电极，以便在相邻支撑件中具有不同的高度。在形成底部电极（910）之后，通过湿蚀刻去除第一模具层，第二模具层和保护模具层。通过使用氢氟酸或LAL（鲎变形细胞溶胞产物）的剥离法除去第一模具层，第二模具层，保护性模具层和掩埋层。底部电极在被第一支撑件（600a）或第二支撑件（610a）围绕的同时被支撑。一个底部电极由第一支撑件和第二支撑件中的一个支撑。在去除第一模具层，第二发霉层，保护模具层和掩埋层之后，通过在底部电极上形成介电层（920）和顶部电极（930）来制造电容器（950）。

7. 发明公开

KR1020080103277A 반도체 소자 및 이의 제조 방법 无效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020080103277A
公开(公告)日：2008-11-27
申请号：KR1020070050371
申请日：2007-05-23
申请人： 삼성전자주식회사
发明人： 이혜란 , 최시영 , 강상범 , 이시형
IPC分类号： H01L29/78
CPC分类号： H01L21/823842 , H01L21/82385
摘要： A semiconductor device and a manufacturing method thereof are provided to improve the gate depletion phenomenon by setting up the first and the second conductive layer pattern at the bottom part of the gate located on the first and second area. A semiconductor device comprises the semiconductor substrate(100) including the first area and the second area; the gate insulating layer formed on the first and second area of the semiconductor substrate; the first gate(140) including the first poly silicon film pattern(120) formed on the first conductive layer pattern and the first conductive layer pattern; the second conductive layer pattern(110b) thicker than the first conductive layer pattern(110a); the second gate(150) including the second polysilicon layer pattern formed on the second conductive layer pattern and the second conductive layer pattern. The second conductive layer pattern is formed on the gate insulating layer of the second part.
摘要翻译：提供半导体器件及其制造方法，以通过在位于第一和第二区域的栅极的底部设置第一和第二导电层图案来改善栅极耗尽现象。半导体器件包括包括第一区域和第二区域的半导体衬底（100）所述栅极绝缘层形成在所述半导体衬底的所述第一和第二区域上; 所述第一栅极（140）包括形成在所述第一导电层图案上的所述第一多晶硅图案（120）和所述第一导电层图案; 所述第二导电层图案（110b）比所述第一导电层图案（110a）厚; 第二栅极（150）包括形成在第二导电层图案上的第二多晶硅层图案和第二导电层图案。第二导电层图案形成在第二部分的栅极绝缘层上。

8. 发明授权

KR100852212B1 반도체 소자 및 이를 형성하는 방법 失效
标题翻译：半导体器件及制造半导体器件的方法
公开(公告)号：KR100852212B1
公开(公告)日：2008-08-13
申请号：KR1020070057450
申请日：2007-06-12
申请人： 삼성전자주식회사
发明人： 이혜란 , 최시영 , 강상범 , 이시형 , 현상진
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/4958 , H01L21/823828 , H01L27/092 , H01L29/4966
摘要： A semiconductor device and a method for forming the same are provided to reduce an optimum time delay value by reducing an ion implantation process and simplifying a manufacturing process. A first gate structure including a first insulating layer pattern(112), a first conductive layer pattern(114), and a first polysilicon layer pattern(116) doped with a first impurity of a first conductive type is formed on a first region of a substrate(100). A first source/drain(132) doped with a second impurity is formed on the first region of the substrate. A second gate structure including a second insulating layer pattern(122), a second conductive layer pattern, and a second polysilicon layer pattern(126) doped with a third impurity of the same conductive type is formed on a second region of the substrate. A second source/drain(134) doped with a fourth impurity of an opposite conductive type to the second impurity is formed on a second region of the substrate.
摘要翻译：提供一种半导体器件及其形成方法，通过减少离子注入工艺并简化制造工艺来减少最佳时间延迟值。包括第一绝缘层图案（112），第一导电层图案（114）和掺杂有第一导电类型的第一杂质的第一多晶硅层图案（116）的第一栅极结构形成在基板（100）。掺杂有第二杂质的第一源极/漏极（132）形成在衬底的第一区域上。在衬底的第二区域上形成包括掺杂有相同导电类型的第三杂质的第二绝缘层图案（122），第二导电层图案和第二多晶硅层图案（126）的第二栅极结构。在衬底的第二区域上形成掺杂有与第二杂质相反的导电类型的第四杂质的第二源极/漏极（134）。

9. 发明公开

KR1020070024809A 멀티태스킹 환경에서의 사용자 인터페이스 방법 및 장치 有权
标题翻译：多媒体系统界面的方法与装置
公开(公告)号：KR1020070024809A
公开(公告)日：2007-03-08
申请号：KR1020050080330
申请日：2005-08-30
申请人： 삼성전자주식회사
发明人： 이시형 , 박남춘 , 박이삭 , 강정원 , 김지훈 , 신소영
IPC分类号： H04N21/431
CPC分类号： H04N5/44591 , G06F3/0481 , H04N7/147 , H04N21/4126 , H04N21/4312 , H04N21/443 , H04N21/4438 , H04N21/478 , H04N21/4788 , H04N21/485
摘要： A user interface method and apparatus are provided to check two application pictures related to each other at the same time when a set-top box with multiple functions is used so that user convenience can be improved and a new application picture can be displayed without covering a previously executed application picture. A user interface method comprises the following steps. While at least one application is executed, a request for executing another application is received(500). Priorities of a previously executed application and a new application to be executed are determined(502). Sizes of areas on which respective applications are displayed are determined according to the determined priorities(504). The applications are displayed on the areas with the determined sizes(506).
摘要翻译：提供了一种用户界面方法和装置，用于在使用具有多个功能的机顶盒的同时同时检查彼此相关的两个应用画面，从而可以改善用户便利性，并且可以显示新的应用画面而不覆盖以前执行的应用程序图片。用户界面方法包括以下步骤。当执行至少一个应用时，接收到执行其他应用的请求（500）。确定先前执行的应用程序和要执行的新应用程序的优先级（502）。根据所确定的优先级确定显示各个应用的区域的大小（504）。应用程序显示在确定尺寸的区域（506）上。

10. 发明授权

KR100685743B1 광학 부재 홀더 및 이를 갖는 투영 노광 장치 有权
标题翻译：光学元件支架和投影曝光装置
公开(公告)号：KR100685743B1
公开(公告)日：2007-02-22
申请号：KR1020050053767
申请日：2005-06-22
申请人： 삼성전자주식회사
发明人： 심우석 , 이중현 , 한영국 , 윤광섭 , 이시형
IPC分类号： H01L21/027
CPC分类号： G02B7/00 , G03F7/701 , G03F7/70825
摘要： 광학 부재 홀더와 이를 갖는 투영 노광 장치에서, 광원으로부터 조사된 광 빔은 광학 부재 홀더에 의해 지지된 다수의 광학 부재들을 통해 목적하는 형태를 갖는 조명광으로 형성된다. 상기 광학 부재 홀더는 상기 광 빔을 서로 다른 형태의 조명광들로 형성하기 위한 다수의 광학 부재들이 원주 방향으로 배열되도록 지지하는 지지부재와, 상기 광학 부재들 중에서 하나를 선택하기 위하여 상기 지지부재를 회전시키며 상기 선택된 광학 부재의 배치 방향을 조절하기 위하여 상기 선택된 광학 부재를 회전시키는 회전 구동부를 포함한다. 상기 선택된 광학 부재를 통과한 조명광은 레티클 및 투영 광학 시스템을 통하여 기판 상으로 조사된다. 상기와 같이 선택된 광학 부재의 배치 방향을 조절할 수 있으므로, 상기 광학 부재들의 사용 효율 및 투영 노광 장치의 가동율을 크게 향상시킬 수 있다.

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式