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61. 发明授权

KR100565754B1 반도체 소자의 형성방법 失效
标题翻译：形成半导体器件的方法
公开(公告)号：KR100565754B1
公开(公告)日：2006-03-29
申请号：KR1020040114792
申请日：2004-12-29
申请人： 동부일렉트로닉스 주식회사
发明人： 강진모 , 이대근
IPC分类号： H01L21/336
摘要： 본 발명은 n형 웰영역 및 p형 웰영역을 형성하기 위한 이온주입 공정시 차후 채널층이 형성될 부분도 동시에 차광함으로써 채널층이 데미지를 받는 것을 완전방지하여 트랜지스터의 특성을 향상시키고자 하는 반도체 소자의 형성방법에 관한 것으로서, pMOS 영역 및 nMOS 영역으로 구분되는 반도체 기판 내에 소자분리막을 형성하는 단계와, 상기 pMOS의 채널층 및 nMOS가 형성될 영역을 차광하는 제 1 ,제 2 마스크를 형성한 후 이온주입하여 n형 웰을 형성하는 단계와, 상기 nMOS의 채널층 및 pMOS가 형성될 영역을 차광하는 제 3 ,제 4 마스크를 형성한 후 이온주입하여 p형 웰을 형성하는 단계와, 상기 반도체 기판 상에 게이트 산화막 및 게이트를 형성하는 단계와, 상기 게이트를 마스크로 하여 저농도 불순물을 이온주입하여 LDD영역을 형성하는 단계와, 상기 게이트 양측벽에 측벽스페이서를 형성하는 단계와, 상기 측벽스페이서를 마스크로 하여 고농도 불순물을 이온주입하여 소스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
트랜지스터, 채널층 데미지, CMOS
摘要翻译：本发明是一种半导体，通过也屏蔽的同时是由完全防止接收损害的沟道层，提高了晶体管方的特征在离子注入工艺，形成n型阱区与p型阱区域形成的后沟道层的一部分涉及形成元件，第一和第二掩模以遮蔽pMOS区域的形成和在由NMOS区和PMOS沟道层，并是NMOS的区域分离的半导体衬底中形成的隔离膜的方法形成在形成用于屏蔽沟道层和要形成pMOS的区域的第三和第四掩模之后，通过离子注入形成p型阱，在半导体衬底上形成栅极氧化膜和栅极;使用所述栅极作为掩膜注入低浓度杂质离子以形成LDD区域; 它其特征在于，该方法包括根侧壁形成侧壁间隔件，以及所述侧墙作为掩模包括形成源的步骤/通过离子注入高浓度杂质漏区。

62. 发明授权

KR100545190B1 반도체 소자의 층간 절연막 형성 방법 失效
标题翻译：半导体器件中金属介电层的形成方法
公开(公告)号：KR100545190B1
公开(公告)日：2006-01-24
申请号：KR1020020083416
申请日：2002-12-24
申请人： 동부일렉트로닉스 주식회사
发明人： 이대근
IPC分类号： H01L21/31
摘要： 반도체 소자의 층간 절연막을 형성하는 방법에 관한 것으로, 그 목적은 층간절연막의 유전율을 최소화하는 것이다. 이를 위하여 본 발명에서는, 층간 절연막 내에 보이드(void)를 형성한다. 즉, 금속배선 패턴을 덮는 하부 절연막을 형성하고, 그 상부에 개구부를 가지는 감광막 패턴을 형성한다. 이어, 감광막 패턴을 식각 마스크로 사용하여 하부 절연막을 식각하여 금속배선 패턴 사이의 하부 절연막에 트렌치를 형성한다. 이어, 하부 절연막의 상부에 상부 절연막을 적층하여 트렌치를 보이드로 바꾼 다음, 상부 절연막을 화학 기계적 연마하여 평탄화한다.
층간절연막, 유전율, 보이드, 산화막, 연마

63. 发明授权

KR100523647B1 포토레지스트 접착 개선 방법 失效
标题翻译：改善光阻粘合速率的方法
公开(公告)号：KR100523647B1
公开(公告)日：2005-10-24
申请号：KR1020030006923
申请日：2003-02-04
申请人： 동부일렉트로닉스 주식회사
发明人： 이대근
IPC分类号： H01L21/027
摘要： 본 발명은 반도체 소자 제조시 옥사이드막의 CMP 공정 수행 후, 옥사이드막과 포토레지스트간 접착도를 향상시키는 포토레지스트 접착 개선 방법에 관한 것이다. 즉, 본 발명은 반도체 소자 제조시 층간 절연막 CMP 진행 후 옥사이드막 표면을 요철 형태로 형성시킴으로써, 포토레지스트와 옥사이드막 간의 접착력을 향상시켜 포토레지스트 크랙을 방지시킬 수 있게 된다.

64. 发明授权

KR100508859B1 반도체 소자의 제조방법 失效
标题翻译：半导体器件的制造方法
公开(公告)号：KR100508859B1
公开(公告)日：2005-08-17
申请号：KR1020030006312
申请日：2003-01-30
申请人： 동부일렉트로닉스 주식회사
发明人： 이대근
IPC分类号： G02F1/136
摘要： 본 발명은 공기에 노출된 금속박막을 보호하도록 하여 반사율이 저하되는 것을 방지할 수 있도록 기판 구조물 위에 절연막을 형성하고, 그 절연막 위에 증착된 금속박막의 표면에 산화보호막을 증착하여 반도체 소자를 형성한다.

65. 发明授权

KR100503379B1 반도체 소자의 게이트 전극 형성 방법 失效
标题翻译：制备半导体栅极电极的方法
公开(公告)号：KR100503379B1
公开(公告)日：2005-07-26
申请号：KR1020020067048
申请日：2002-10-31
申请人： 동부일렉트로닉스 주식회사
发明人： 이대근
IPC分类号： H01L29/78
摘要： 게이트 전극의 저항을 줄일 수 있고 소오스/드레인에 형성될 콘택 마진을 확보할 수 있는 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법은 소자 분리막이 형성된 반도체 기판 상에 LDD 영역 정의를 위한 제 1포토레지스터 패턴을 형성하는 단계와 제 1포토레지스터 패턴 양측의 반도체 기판에 LDD 영역을 형성한 후에 제 1포토레지스터 패턴을 제거하는 단계와, 반도체 기판 상에 게이트 산화막 및 제 1도전층 순차적으로 증착하고, 제 1도전층을 식각하여 스페이서를 형성하는 단계 및 스페이서가 형성된 반도체 기판 상부에 제 2도전층을 증착하고, 상기 제 2도전층 및 게이트 산화막을 식각하여 스페이서가 게이트 영역에 양측벽 바닥면에 포함되도록 게이트 전극을 형성하는 단계를 포함한다.

66. 发明公开

KR1020050069714A 듀얼 다마신 공정 중 구리 산화 방지 방법 失效
标题翻译：在双重大气化过程中预防铜氧化的方法
公开(公告)号：KR1020050069714A
公开(公告)日：2005-07-05
申请号：KR1020030102069
申请日：2003-12-31
申请人： 동부일렉트로닉스 주식회사
发明人： 이대근
IPC分类号： H01L21/28
CPC分类号： H01L21/76843 , H01L21/76807 , H01L21/76838
摘要： 본 발명은 듀얼 다마신 공정 중 구리 산화 방지 방법에 관한 것으로, 보다 자세하게는 구리배선이 대기중에 개방된 후 구리 금속 표면의 댕글링 본드와 산소가 결합하여 구리가 산화되는 것을 방지하는 듀얼 다마신 공정 중 구리 산화 방지 방법에 관한 것이다.
본 발명의 듀얼 다마신 공정 중 구리 산화 방지 방법은 듀얼 다마신 공정 중 질화막이 제거되어 구리 금속 표면이 대기중으로 개방되기 전에 결합가스인 N
2 가스, H
2 가스 등을 불어넣는 공정을 실시함으로써, 대기중에 개방된 구리 금속 표면에 산소와 결합되는 것을 방지할 수 있어, 구리 금속 표면이 산화되기 전까지 일정 시간 이내에 후속 공정을 실시하여야 했던 종래의 문제점을 해결할 수 있다.

67. 发明授权

KR100489542B1 반도체 소자의 콘텍홀 형성 방법 失效
标题翻译：在半导体器件中形成接触孔的方法
公开(公告)号：KR100489542B1
公开(公告)日：2005-05-16
申请号：KR1020030006924
申请日：2003-02-04
申请人： 동부일렉트로닉스 주식회사
发明人： 이대근
IPC分类号： H01L21/28
摘要： 본 발명은 반도체 장치의 콘텍 홀 형성시 콘텍 홀 상부를 톱 라운드 패턴으로 식각시켜 오버 행에 의한 보이드 발생을 방지시키는 콘텍홀 형성 방법에 관한 것이다. 즉, 본 발명은 반도체 장치에서 콘텍홀 식각시 액티브 영역이 오픈되지 않은 상태에서 Ar 스퍼터를 적용하여 추가되는 공정 없이도 콘텍 홀의 상부에 대한 라운드 처리가 가능하도록 함으로써, 콘텍 홀의 크기가 작아짐에 따라 후속 베리어 메탈 증착과 텅스텐 증착 공정에서 발생하는 오버 행을 방지시켜 소자의 신뢰성을 향상시키는 이점이 있다.

68. 发明授权

KR100472035B1 반도체 소자의 제조 방법 失效
标题翻译：半导体器件的制造方法
公开(公告)号：KR100472035B1
公开(公告)日：2005-03-10
申请号：KR1020020081371
申请日：2002-12-18
申请人： 동부일렉트로닉스 주식회사
发明人： 이대근
IPC分类号： H01L21/306
CPC分类号： H01L21/3085
摘要： 홀 식각 공정에서 EPD 시스템을 적용하여 식각 케미컬의 식각률 변화와 CMP 후 층간 절연막의 두께 변화에 관계없이 동일한 수준의 홀 식각을 가능하게 하는 반도체 소자의 제조 방법에 관한 것으로서, 층간 절연막 상에 질화막을 형성하는 단계와; 질화막 상에 감광막을 형성하고, 노광 및 현상하여 감광막 패턴을 형성하는 단계와; 감광막 패턴을 마스크로 하여 질화막을 식각하고, 계속하여 감광막 패턴과 층간 절연막을 함께 식각하는 단계와; 감광막 패턴이 식각에 의해 소멸되어 질화막이 노출되는 시점을 식각 종료 시점으로 설정하는 단계를 포함한다.

69. 发明公开

KR1020040056836A 반도체 소자의 층간 절연막 평탄화 방법 失效
标题翻译：用于平面化半导体器件的中间层介质的方法
公开(公告)号：KR1020040056836A
公开(公告)日：2004-07-01
申请号：KR1020020083418
申请日：2002-12-24
申请人： 동부일렉트로닉스 주식회사
发明人： 이대근
IPC分类号： H01L21/31
摘要： PURPOSE: A method for planarizing an interlayer dielectric of a semiconductor device is provided to improve process yield by omitting a CMP(chemical mechanical polishing) process in planarizing an interlayer dielectric and by excluding a process condition occurring in a polishing process. CONSTITUTION: A metal layer is deposited on a lower thin film(10) and is patterned to form a metal interconnection pattern(20). An oxide layer(30) is thinly deposited on the lower thin film having the metal interconnection pattern. An HDP(high density plasma) insulation layer(60) is formed on the lower thin film having the deposited oxide layer. The first SOG(spin on glass) insulation layer(70) is deposited on the lower thin film having the deposited HDP insulation layer. A TEOS(tetraethoxysilane) insulation layer(80) is deposited on the lower thin film having the deposited first SOG insulation layer.
摘要翻译：目的：提供一种用于平面化半导体器件的层间电介质的方法，以通过在平坦化层间电介质中省略CMP（化学机械抛光）工艺并排除在抛光工艺中发生的工艺条件来提高工艺成品率。构成：金属层沉积在下部薄膜（10）上并被图案化以形成金属互连图案（20）。在具有金属互连图案的下薄膜上薄层地沉积氧化物层（30）。在具有沉积氧化物层的下部薄膜上形成HDP（高密度等离子体）绝缘层60。第一SOG（自旋玻璃）绝缘层（70）沉积在具有沉积的HDP绝缘层的下薄膜上。在具有沉积的第一SOG绝缘层的下薄膜上沉积TEOS（四乙氧基硅烷）绝缘层（80）。

70. 发明公开

KR1020040050179A 반도체 소자의 소자 분리막 형성 방법 无效
标题翻译：形成半导体器件隔离层的方法
公开(公告)号：KR1020040050179A
公开(公告)日：2004-06-16
申请号：KR1020020077821
申请日：2002-12-09
申请人： 동부일렉트로닉스 주식회사
发明人： 이대근
IPC分类号： H01L21/76
摘要： PURPOSE: A method for forming an isolation layer of a semiconductor device is provided to form a round corner of a bottom part of a trench by using a sidewall of a polysilicon layer as a side mask. CONSTITUTION: A pad nitride layer(13) is formed on an upper surface of a semiconductor substrate(11). A pattern is formed by etching the pad nitride layer. A polysilicon layer is formed on the semiconductor substrate to cover the pattern of the pad nitride layer. The polysilicon layer is etched by performing an etch-back process. A sidewall of a polysilicon layer is formed on an inner wall of the pattern of the nitride layer by etching the polysilicon layer. A trench(16) having a round bottom corner is formed by etching the semiconductor substrate. The trench is buried with insulating material. The pad nitride layer and insulating materials are removed from the semiconductor substrate. A planarization process is performed.
摘要翻译：目的：提供一种用于形成半导体器件的隔离层的方法，通过使用多晶硅层的侧壁作为侧面掩模来形成沟槽底部的圆角。构成：在半导体衬底（11）的上表面上形成衬垫氮化物层（13）。通过蚀刻衬垫氮化物层形成图案。在半导体衬底上形成多晶硅层以覆盖衬垫氮化物层的图案。通过执行回蚀工艺来蚀刻多晶硅层。通过蚀刻多晶硅层，在氮化物层的图案的内壁上形成多晶硅层的侧壁。通过蚀刻半导体衬底形成具有圆底角的沟槽（16）。沟槽用绝缘材料埋设。衬垫氮化物层和绝缘材料从半导体衬底去除。进行平面化处理。

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