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51. 发明公开

KR1020060063344A 지연시간 단축 경로를 갖는 비터비 복호기 및 그 제어방법 失效
标题翻译：具有延迟时间缩减路径的VITERBI解码器及其控制方法
公开(公告)号：KR1020060063344A
公开(公告)日：2006-06-12
申请号：KR1020040102491
申请日：2004-12-07
申请人： 한국전자통신연구원
发明人： 최성우 , 최상성 , 박광로
IPC分类号： H03M13/41
CPC分类号： H03M13/4169 , H03M13/4107 , H03M13/45
摘要： 본 발명은 지연시간 단축 경로를 갖는 비터비 복호기 및 그 제어방법에 관한 것으로, 특히 입력버퍼(110)에서 출력한 입력신호를 입력받아 가지메트릭 값을 계산하는 가지메트릭 연산부(120); 가지메트릭 연산부(120)의 가지메트릭 값을 통해 상태메트릭을 갱신하고 생존경보 정보를 출력하며, 외부의 제 1 경로 선택신호에 따라 최소 상태번호를 출력하는 ACS 연산부(130); 및 외부의 제 2 경로 선택신호에 따라 생존경보 정보를 역추적 깊이만큼 저장하고, 최소 상태번호로부터 역추적하여 최종 복호된 신호를 출력버퍼(150)로 출력하는 역추적 연산부(140)로 구성된 것을 특징으로 하며, 이러한 본 발명은 단축 경로를 실행시켜 모뎀 수신 신호의 복조 지연을 줄여주고, 이로 인해 프레임간 간격 시간 동안 응답해야 하는 경우 보다 빠른 동작이 가능하도록 해주어 빠른 프레임 재전송이 가능한 뛰어난 효과가 있다.
비터비 복호기, ACS 연산, 역추적 연산,

52. 发明公开

KR1020060055924A 잡음 제거 장치 및 방법 그리고 채널 등화 시스템 失效
标题翻译：噪声减少和通道均衡器的装置和方法
公开(公告)号：KR1020060055924A
公开(公告)日：2006-05-24
申请号：KR1020040095119
申请日：2004-11-19
申请人： 엘지전자 주식회사
发明人： 김병길 , 서용학 , 최인환 , 강경원 , 김우찬
IPC分类号： H04N7/015
CPC分类号： H04N5/213 , H03K19/1737 , H03M13/4107 , H04L25/0212 , H04L27/01
摘要： 본 발명은 디지털 방송 수신기에서 다중 경로 채널 및 백색 잡음으로 왜곡된 신호를 복원하는 채널 등화 시스템 및 상기 채널 등화 시스템에서의 잡음 제거 장치 및 방법에 관한 것이다. 특히 본 발명은 증폭 잡음 제거시 에러값들의 자기상관행렬 및 상호상관벡터값을 등화기 계수와 채널 추정값들을 이용해 구함으로써, 빠른 동적 채널에서 초기수렴이 용이하다. 또한 상기 에러값들의 자기상관 역행렬을 콘쥬게이트-그레디언트 알고리즘을 이용하여 반복 연산에 의해 구함으로써, 증폭잡음 제거 필터 탭 계수 연산을 위한 하드웨어 복잡도를 줄일 수 있다.
잡음 제거, 콘쥬게이트-그레디언트, 반복 연산

53. 发明授权

KR100580160B1 변형된 역추적 방식의 2단 연출력 비터비 알고리즘 복호화기 失效
标题翻译：两步软输出维特比算法解码器采用修改追溯
公开(公告)号：KR100580160B1
公开(公告)日：2006-05-15
申请号：KR1019990039334
申请日：1999-09-14
申请人： 삼성전자주식회사
发明人： 정원희 , 공준진 , 권택원 , 김대원 , 최준림
IPC分类号： H03M13/41
CPC分类号： H03M13/4107 , H03M13/2707 , H03M13/2957 , H03M13/4146 , H03M13/4153 , H03M13/4169 , H03M13/6505
摘要： 본 발명은 변형된 역추적 방식의 2단 연출력 비터비 알고리즘 복호화기에 관한 것으로, 수신된 데이터 심볼에 대해 지로 평가량을 계산하는 지로 평가량 연산부; 데이터 심볼의 각 데이터 상태에 대해 상태 평가량을 저장하는 상태 평가량 저장부; 현재 상태에 연결된 지로들에 대해 지로 평가량과 상태 평가량 저장부에 저장된 이전 상태 평가량을 가산하고, 가산된 값중 소정 조건을 만족하는 값을 현재 상태 평가량으로 저장하고, 가산 된 값들의 차를 델타값으로 출력하며, 경로선택을 위해 데이터 심볼의 비트 수 만큼의 선택비트를 출력하는 가산비교선택(ACS)부; ACS부에서 출력된 각 상태에 대한 현재 상태 평가량중 소정 조건을 만족하는 상태를 생존상태로 출력하는 생존상태 발생부; 및 제1구간동안 생존상태, 각 상태별로 출력되는 델타값 및 선택비트로부터 제1생존경로를 역추적하여 종단 생존상태와 제1생존경로상의 연판정값을 구하고, 종단 생존상태로부터 제2구간동안 이중 역추적을 수행하여 제2생존경로와 경쟁경로를 찾고, 제2구간동안 제2생존경로상의 경판정값과 경쟁경로상의 경판정값이 서로 다르고 제2생존경로상의 연판정값이 종단 생존상태의 연판정값보다 클 경우에 제2생존경로상의 연판정값을 종단 생존상태 연판정값으로 갱신하고 제2구간의 종단점에서 제2생존경로의 경판정 및 연판정 값을 출력하는 생존경로역추적/연판정갱신(SOVA-SM)부를 포함함을 특징으로한다.

54. 发明公开

KR1020040043058A 비터비 복호기의 가산비교선택 연산 장치 및 방법 失效
标题翻译：用于操作VITERBI解码器的添加选择的装置
公开(公告)号：KR1020040043058A
公开(公告)日：2004-05-22
申请号：KR1020020071061
申请日：2002-11-15
申请人： 삼성전자주식회사
发明人： 박동욱 , 배도현
IPC分类号： H03M13/41
CPC分类号： H03M13/4107 , H03M13/6502
摘要： PURPOSE: An apparatus for operating an add compare select of Viterbi decoder is provided to reduce the memory area by reducing the number of gate in the memory. CONSTITUTION: An apparatus for operating an add compare select of Viterbi decoder includes at least one memory(812,814), a controller(816) and a plurality of add compare select(ACS) operation blocks(802,804,806). The memories(812,814) store the data calculated at the ACS operation blocks(802,804,806). The controller(816) performs the command to read the data stored at the memory(812,814) in response to the calculated period and to record the ACS operated data by calculating the period of the inputted predetermined clock signal. And, ACS operation blocks(802,804,806) perform the ACS operation for the read data.
摘要翻译：目的：提供一种用于操作维特比解码器的添加比较选择的装置，以通过减少存储器中的门数来减少存储区域。构成：用于操作维特比解码器的添加比较选择的装置包括至少一个存储器（812,814），控制器（816）和多个添加比较选择（ACS）操作块（802,804,806）。存储器（812,814）存储在ACS操作块（802,804,806）处计算的数据。控制器（816）响应于所计算的周期执行读取存储在存储器（812,814）中的数据的命令，并且通过计算输入的预定时钟信号的周期来记录ACS操作的数据。并且，ACS操作块（802,804,806）对读取的数据执行ACS操作。

55. 发明授权

KR100426712B1 비터비 복호기 失效
标题翻译： 비터비복호기
公开(公告)号：KR100426712B1
公开(公告)日：2004-04-13
申请号：KR1020000069518
申请日：2000-11-22
申请人： 파나소닉 주식회사
发明人： 사사가와유키히로
IPC分类号： H03M13/41
CPC分类号： H03M13/4107
摘要： A Viterbi decoder is provided in which conventional RAMs or the like is used for a path metric memory (105) and a path selection signal memory (106), and the number of times the memory is accessed in an ACS operation and a trace-back operation is reduced, thus achieving a reduction in power consumption and an increase in speed of processing operations. In this Viterbi decoder, based on branch metrics calculated from input codes by a branch metric operation section (102), an add-compare-select (ACS) operation section (103) calculates path metrics of respective states by time-sharing processing. The path metrics sequentially calculated by the ACS operation section (103) are delayed temporarily by a path metric permutation section (104) and are permutated to have different time series from those of the path metrics calculated by the ACS operation section (103), which then are stored in a path metric memory (105).
摘要翻译：提供了维特比解码器，其中常规的RAM等用于路径量度存储器（105）和路径选择信号存储器（106），并且在ACS操作和跟踪返回中存储器被访问的次数操作减少，从而实现功耗的降低和处理操作的速度的提高。在该维特比解码器中，加法比较选择（ACS）运算单元（103）根据由分支度量运算单元（102）从输入代码计算出的分支度量，通过分时处理计算各个状态的路径量度。由ACS操作部分（103）顺序地计算的路径量度由路径量度置换部分（104）临时延迟并且被置换为具有与由ACS操作部分（103）计算的路径量度的时间序列不同的时间序列，其中然后被存储在路径量度存储器（105）中。＆lt;图像＆GT;

56. 发明公开

KR1020040028045A 비터비 복호기 및 비터비 복호기에서의 가지 값 계산 방법 无效
标题翻译： VITERBI解码器和计算VITERBI解码器中分支值的方法
公开(公告)号：KR1020040028045A
公开(公告)日：2004-04-03
申请号：KR1020020059130
申请日：2002-09-28
申请人： 주식회사 케이티
发明人： 정인택 , 이재진 , 김창락
IPC分类号： H03M13/41
CPC分类号： H03M13/4107 , H03M13/4115
摘要： PURPOSE: A Viterbi decoder and a method for calculating the branch values in a Viterbi decoder are provided to process the high speed data without requiring the calculation of the code words and the branch values. CONSTITUTION: A Viterbi decoder includes a code word generator, a branch metric(BM) calculator, an add compare select(ACS) block and a trace back(TB) block. The BM calculator includes a pair of circuits(34a,34b), an adder(32) and a selection block. Each of the circuits(34a,34b) supplies the selection control signal by exclusively and logically adding the code word CO to the code bit of the input signal R1 and exclusively and logically adding the code word C1 to the code bit of the input signal RO. The adder(32) adds the input size value of the input signal RO and the input signal R1. And, the selection block selectively outputs one selected among signals of the first to fourth input terminals by the selection control signal, wherein '0' value is connected to the first input terminal, R1(2:0) being the size part of the input signal R1 is connected to the second input terminal, R0(2:0) being the size part of the input signal R0 is connected to the third input terminal and the output value of the adder(32) is connected to the fourth input terminal.
摘要翻译：目的：提供维特比解码器和用于计算维特比解码器中的分支值的方法来处理高速数据，而不需要计算代码字和分支值。构成：维特比解码器包括码字生成器，分支量度（BM）计算器，加法比较选择（ACS）块和追溯（TB）块。 BM计算器包括一对电路（34a，34b），加法器（32）和选择块。每个电路（34a，34b）通过将代码字CO专门地逻辑地添加到输入信号R1的代码位，并且将代码字C1专门地逻辑地添加到输入信号RO的代码位来提供选择控制信号。加法器（32）将输入信号RO和输入信号R1的输入大小值相加。并且，选择块通过选择控制信号选择性地输出从第一至第四输入端子的信号中选择出的一个，其中“0”值连接到第一输入端子，R1（2：0）是输入的大小部分信号R1连接到第二输入端，输入信号R0的大小部分的R0（2：0）连接到第三输入端，加法器（32）的输出值连接到第四输入端。

57. 发明公开

KR1020030058145A 비터비 디코더 失效
标题翻译： VITERBI解码器
公开(公告)号：KR1020030058145A
公开(公告)日：2003-07-07
申请号：KR1020010088532
申请日：2001-12-29
申请人： 엘지전자 주식회사
发明人： 김진정
IPC分类号： H03M13/41
CPC分类号： H03M13/4107 , H03M13/4169 , H03M13/6502
摘要： PURPOSE: A viterbi decoder is provided which judges a survival path by detecting the influence of an input word on an upper most bit. CONSTITUTION: A metric calculation part(110) calculates an error of a branch word by calculating the branch word of a demodulated input sequence, and generates a metric judgement bit by detecting the influence of channel noise on the upper most bit of the input word. An addition comparison calculation selection part(150) receives a new branch metric and an accumulated path metric and a metric judgement bit, and judges whether a difference of the sum of the branch metric and the accumulated path metric as to two paths lies within a range of generating an error, and determines a survival path using the inputted metric judgement bit according to the judgement result. A path memory part(160) stores the survival path and the metric being output through the addition comparison selection part. And a decoder(170) decodes output sequence corresponding to the actually transmitted sequence.
摘要翻译：目的：提供维特比解码器，通过检测输入字对最高位的影响来判断存活路径。规定：度量计算部（110）通过计算解调输入序列的分支字来计算分支字的误差，并且通过检测信道噪声对输入字的最高位的影响来生成度量判断比特。加法比较计算选择部分（150）接收新的分支度量和累积路径度量和度量判断比特，并且判断分支度量和累积路径度量之和对于两条路径的差异是否在一个范围内产生错误，并根据判断结果使用输入的度量判断比特来确定生存路径。路径存储器部分（160）存储通过加法比较选择部分输出的生存路径和度量。并且解码器（170）对与实际发送的序列相对应的输出序列进行解码。

58. 发明授权

KR100375823B1 고속 비터비 복호기에서 라딕스-4 가지 메트릭 연산을위한 디펑처 구조 및 방법 有权
标题翻译： 고속비터비복호기에서라딕스-4가지메트릭연산을위한디펑처구조및방
公开(公告)号：KR100375823B1
公开(公告)日：2003-03-15
申请号：KR1020000083017
申请日：2000-12-27
申请人： 한국전자통신연구원
发明人： 최은아 , 김진호 , 김내수 , 오덕길
IPC分类号： H03M13/41
CPC分类号： H03M13/6362 , H03M13/395 , H03M13/3961 , H03M13/41 , H03M13/4107
摘要： A structure and a method for depuncturing an input bit stream being input to a Viterbi decoder when the Viterbi decoder is designed by using a Radix-4 branch metric calculator in a method for designing the Viterbi decoder that decodes a punctured code at a high-speed, are disclosed. A depuncture structure for Radix-4 branch metric calculation in a high-speed Viterbi decoder includes four FIFOs, four multiplexers, and one Radix-4 branch metric calculator. Two input bit streams of I and Q are connected to two upper FIFOs and two lower FIFOs. An output terminal of FIFO is connected to upper and lower multiplexers of the next stage. One output terminal of each multiplexer is connected to Radix-4 branch metric calculator. As a result, Radix-4 branch metric calculation can be achieved by using the same clock as a clock speed of the input I and Q bit streams. This structure and this method can be applied to a depuncturing process for Radix-4 branch metric calculation of all punctured codes derived from ½code.
摘要翻译：一种用于在设计维特比解码器的方法中通过使用基数-4分支度量计算器来设计维特比解码器时输入到维特比解码器的结构和方法，所述维特比解码器以高速解码穿孔码，被披露。用于高速维特比解码器中基数-4分支度量计算的解套结构包括四个FIFO，四个多路复用器和一个基数-4分支度量计算器。 I和Q的两个输入比特流连接到两个较高的FIFO和两个较低的FIFO。 FIFO的输出端连接到下一级的上下多路复用器。每个多路复用器的一个输出端连接到基数-4分支度量计算器。结果，基数-4分支度量计算可以通过使用与输入I和Q比特流的时钟速度相同的时钟来实现。该结构和该方法可以应用于从＆frac12; code派生的所有收缩代码的基数-4分支度量计算的收缩处理过程。

59. 发明公开

KR1020030008794A 프로그래머블 프로세서에서의 비터비 디코딩 연산방법 및그 연산방법을 실행하기 위한 연산회로 失效
标题翻译：在可编程处理器中执行VITERBI解码计算方法的电路
公开(公告)号：KR1020030008794A
公开(公告)日：2003-01-29
申请号：KR1020010043712
申请日：2001-07-20
申请人： 학교법인대우학원
发明人： 선우명훈 , 이재성
IPC分类号： H03M13/41
CPC分类号： H03M13/4107 , H03M13/6502 , H03M13/6569
摘要： PURPOSE: A circuit of performing viterbi decoding computation method in programmable processor is provided to be capable of performing viterbi decoding computation in a high speed on a programmable processor. CONSTITUTION: Four adders performs an addition operation of corresponding input data pairs, respectively. Four 9-bit registers store outputs of the adders, respectively. The first comparator compares outputs of two ones of the registers, and the second comparator compares outputs of remaining registers. Each of the first and second comparators outputs a relatively lower value. The first multiplexor receives input signals to the first comparator to select a relatively lower value in response to a select signal, and the first shifter shifts an output value of the first multiplexor. The second multiplexor receives input signals to the second comparator to select a relatively lower value in response to the select signal, and the second shifter shifts an output value of the second multiplexor A 64-bit shift register stores select signals from the first and second comparators and outputs stored value when the register is full. A bus passes outputs of the first and second shifters as an output value of the 64-bit shift register. A dual port memory stores a shifted value from the bus. A 32-bit register file stores an output value from the 64-bit shift register and outputs an uppermost value when it is full. A 64-by-1 multiplexor performs a multiplication computation for an output of the register file. A destination register selects and inserts one bit of 64 bits of the first address of the register file into a 6-bit data using an output of the 64-by-1 multiplexor, and shifts an original 6-bit data in a left-handed direction by one bit so that a most significant bit is output.
摘要翻译：目的：提供在可编程处理器中执行维特比解码计算方法的电路，以便能够在可编程处理器上以高速执行维特比解码计算。构成：四个加法器分别对相应的输入数据对进行加法运算。四个9位寄存器分别存储加法器的输出。第一个比较器比较两个寄存器的输出，第二个比较器比较剩余寄存器的输出。第一和第二比较器中的每一个输出相对较低的值。第一多路复用器接收输入信号到第一比较器以响应于选择信号选择相对较低的值，并且第一移位器移位第一多路复用器的输出值。第二多路复用器接收输入信号给第二比较器以响应于选择信号选择相对较低的值，第二移位器移位第二多路复用器A的输出值.64位移位寄存器存储来自第一和第二比较器的选择信号并在寄存器满时输出存储值。总线将第一和第二移位器的输出作为64位移位寄存器的输出值。双端口存储器存储来自总线的移位值。 32位寄存器文件存储来自64位移位寄存器的输出值，并在其满时输出最高值。 64位乘法器多路复用器对寄存器文件的输出进行乘法运算。目标寄存器使用64位乘法器多路复用器的输出，选择寄存器文件的第一个地址的64位的一位到6位数据，并将原始的6位数据以左手方向一位，使得最高有效位被输出。

60. 发明公开

KR1020020056313A 비터비 복호기 失效
标题翻译： VITERBI解码器
公开(公告)号：KR1020020056313A
公开(公告)日：2002-07-10
申请号：KR1020000085637
申请日：2000-12-29
申请人： 엘지전자 주식회사
发明人： 김재근
IPC分类号： H03M13/41
CPC分类号： H03M13/4107 , H03M13/33
摘要： PURPOSE: A viterbi decoder is provided to improve a reliability by simply and quickly detecting a synchronization of the viterbi decoder through an improvement of a structure. CONSTITUTION: A viterbi decoder comprises a signal alignment controller(100) aligning coded signals, a branch metric calculation part(200) calculating a branch metric in each state, an ACS(Add, Compare and Select) part(300) selecting an optimum path through a calculation of a path metric in each state, a minimal path metric selection part(400) deciding a minimal path metric state among the path metrics supplied from the ACS part(300), a state connection detecting part(500) deciding two minimal path metric states and determines whether capable of connecting or not, and a synchronization decision part(600) deciding a state and determines whether synchronized or not using the information of the state connection detecting part(500).
摘要翻译：目的：提供维特比解码器，通过简单快速地检测维特比解码器的同步，通过改进结构来提高可靠性。构成：维特比解码器包括对准编码信号的信号对准控制器（100），计算每种状态下的支路量度的分支量度计算部件（200），选择最佳路径的加法，比较和选择部件（300）通过计算每个状态中的路径度量，确定从ACS部分（300）提供的路径度量中的最小路径度量状态的最小路径量度选择部分（400），判定两个最小值的状态连接检测部分（500）路径度量状态，并且确定是否能够连接;以及同步决定部分（600），其使用状态连接检测部分（500）的信息来确定状态并确定是否同步。

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