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51. 发明授权

KR100187371B1 반도체 메모리장치의 캐패시터 제조방법 失效
标题翻译：制造半导体存储器装置的电容器的方法
公开(公告)号：KR100187371B1
公开(公告)日：1999-03-20
申请号：KR1019950037668
申请日：1995-10-27
申请人： 삼성전자주식회사
发明人： 이강현
IPC分类号： H01L27/108
摘要： 단순하고 안정된 공정으로 고용량 캐패시턴스를 갖는 반도체 메모리장치의 캐패시터를 제조하는 방법이 개시되어 있다.
본 발명의 캐패시터는 트랜지스터가 형성되어 있는 반도체기판 전면에 평탄화물질층을 형성하는 공정, 상기 트랜지스터의 소오스영역을 부분적으로 노출시킴으로써 콘택홀을 형성하는 공정, 상기 콘택홀을 완전히 채우며 소정의 두께를 갖도록 제1 도전물질층을 형성하는 공정, 상기 콘택홀상의 상기 제1도전물질층을 소정 깊이만큼 식각하여 홈을 형성하는 공정, 상기 제1 도전물질층상에 식각마스크물질을 도포하는 공정, 상기 제1 도전물질층에 형성된 홈을 덮어주는 식각마스크물질 패턴을 형성하는 공정, 각 셀 단위로 한정된 스토리지전극을 형성하는 공정, 상기 스토리지전극상에 유전물질을 형성한 후 제2 도전물질층을 증착하여 플레이트전극을 형성하는 공정을 포함하여 이루어진다.
따라서, 공정이 간단하여 생산비용 및 시간등을 줄일 수 있어 대량생산이 용이하며 원가절감의 효과가 있다.

52. 发明公开

KR1019980015773A 반도체 장치의 콘택홀 형성방법 无效
公开(公告)号：KR1019980015773A
公开(公告)日：1998-05-25
申请号：KR1019960035211
申请日：1996-08-23
申请人： 삼성전자주식회사
发明人： 정홍식 , 이강현
IPC分类号： H01L21/28
摘要： 본 발명은 자기 정렬 방식에 의한 반도체 장치의 콘택홀 형성 방법에 관하여 기재하고 있다. 이는, 실리콘 기판상에 소정 형상의 게이트 전극을 형성시키는 단계와, 상기 게이트 전극을 절연시키기 위한 소정 형상의 스페이서를 형성시키는 단계와, 상기 결과물의 전면에 층간 절연막을 형성시키는 단계와, 폴리머가 과량 형성되는 조건하에서 제1식각 공정을 수행하여 폴리머층을 형성시키는 단계와, 폴리머가 소량 형성되는 조건의 제2식각 공정에 의하여 상기 폴리머층을 제거하는 단계로 이루어진다. 따라서, 본 발명에 따르면, 폴리머가 다량으로 생성되는 조건하에서 식각 공정을 수행한 후 폴리머가 미량으로 생성되는 조건하의 건식 식각 공정에 의해서 콘택홀을 형성시킴으로서 스페이서가 오버 에칭되는 것을 방지시킬 수 있을 뿐만 아니라 스톱핑 현상이 발생되는 것을 방지시켜서 반도체 장치의 성능 및 신뢰도를 향상시킨다.

53. 发明公开

KR1019980011893A 반도체장치의 콘택 형성방법 无效
公开(公告)号：KR1019980011893A
公开(公告)日：1998-04-30
申请号：KR1019960030171
申请日：1996-07-24
申请人： 삼성전자주식회사
发明人： 이강현
IPC分类号： H01L21/28

54. 发明公开

KR1019970048928A 반도체 장치의 미세 패턴 형성 방법 无效
公开(公告)号：KR1019970048928A
公开(公告)日：1997-07-29
申请号：KR1019950057140
申请日：1995-12-26
申请人： 삼성전자주식회사
发明人： 이강현
IPC分类号： H01L21/027 , G03F1/70
摘要： 본 발명은 반도체 장치의 미세패턴 형성방법에 관한 것으로, 반도체기판 상부에 게이트 절막에 의해 이격된 복수의 게이트 전극, 상기 각각의 게이트 전극을 둘러싸면서 상기 게이트 전극 사이의 반도체 기판을 노출시키는 콘택홀을 구비하는 제1절연막 패턴, 및 상기 제1절연막 패턴 상에 제2절연막 패턴을 형성하는 단계; 상기 콘택홀을 채우면서 상기 제2절연막 패턴 상에 패드도전막을 형성하는 단계; 상기 패드도전막 상에 제3절연막을 형성하는 단계; 상기 콘택홀 상부의 제3절연막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴 측벽에 폴리머로 이루어진 스페이서를 형성하는 단계; 상기 포토레지스트 패턴 및 상이 스페이서를 식각 마스크로 하여 스페이서 사이의 노출된 제3절연막을 식각함으로써 경사진 측벽을 갖는 제3절연막 패턴을 형성함과 동시에 제3절연막 패턴 사이의 패드 도전막을 노출시키는 단계; 상기 포토레지스트 패턴 및 상기 스페이서를 제거하는 단계; 및 상기 제3절연막 패턴을 식각 마스크로 하여 상기 노출된 패드도전막을 식각함으로써 상기 콘택홀을 덮는 패드도전막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장의 미세패턴 형성방법을 제공한다. 본 발명에 의하면, 한계해상도보다 작은 패드도전막 패턴 사이의 간격 및 우수한 패드도전막 패턴 프로파일을 얻을 수 있다.

55. 发明公开

KR1019970024216A 반도체 메모리장치의 캐패시터 제조방법 无效
标题翻译：制造半导体存储器件的电容器的方法
公开(公告)号：KR1019970024216A
公开(公告)日：1997-05-30
申请号：KR1019950037814
申请日：1995-10-28
申请人： 삼성전자주식회사
发明人： 이강현 , 한민석
IPC分类号： H01L27/108 , H01L21/8242
摘要： 고용량 캐패시턴스를 갖는 반도체 메모리 장치의 캐패시터를 제조하는 방법이 개시되어 있다.
본 발명의 캐패시터는 스토리지 폴리를 증착하여 스토리지 폴리층을 형성한 후 결과물의 전면에 식각마스크 물질을 도포하는 공정, 상기 식각마스크 물질을 식각하여 식각마스크 물질 패턴을 형성하는 공정, 상기 식각마스크 물질 패턴의 측벽에 스페이서를 형성하는 공정, 상기와 같이 형성된 결과물을 디핑하는 공정, 상기 스토리지 폴리층을 식각하여 스토리지 전극을 형성하는 공정으로 이루어진다.
따라서, 폴리머 프로세스 적용후 습식식각 공정의 추가만으로 2배 이상의 캐패시터 용량을 확보할 수 있는 효과가 있다.

56. 发明公开

KR1019970017939A 반도체장치의 패턴형성방법 失效
公开(公告)号：KR1019970017939A
公开(公告)日：1997-04-30
申请号：KR1019950030334
申请日：1995-09-16
申请人： 삼성전자주식회사
发明人： 황한규 , 이강현 , 민경진
IPC分类号： H01L21/027
摘要： 패턴 하부의 식각대상층에 대하여 식각 선택비가 향상된 반도체장치의 패턴 형성방법이 개시되어 있다.
본 발명에 의한 패턴 형성방법은, 반도체기판상의 식각대상층(12)상에 감광물질층을 도포하는 공정과, 상기 감광물질층을 선택적으로 노광 및 현상하여 상기 감광물질로 된 제1패턴(14)을 형성하는 공정과, 상기 제1패턴(14)의 측벽에 폴리머 스페이서(16)를 형성하는 공정 ; 및 상기 폴리머 스페이서(16)를 경화하여, 상기 제1패턴(14)과 상기 경화된 폴리머 스페이서(18)로 이루어진 제2패턴을 형성하는 공정을 구비하여 이루어진다.
따라서, 식각공정 후 식각대상층상에 마우스-바이트가 발생하지 않아 원하는 패턴 프로파일을 얻을 수 있는 효과가 있다.

57. 发明公开

KR1019970013357A 커패시터 및 그 제조 방법 无效
公开(公告)号：KR1019970013357A
公开(公告)日：1997-03-29
申请号：KR1019950026923
申请日：1995-08-28
申请人： 삼성전자주식회사
发明人： 이강현 , 민경진 , 한민석
IPC分类号： H01L27/108
摘要： 본 발명은 좌, 우 대칭형의 날개형 스토리지 노드를갖고 커패시터 및 그 제조방법에 관해 개시한다. 본 발명의 커패시터는 좌우 대칭형의 날개형 스토리지 노드를 갖고, 반도체기판에 트랜지스터를 형성하는 단계, 상기 트랜지스터의 드레인 및 소오스상에 제1 도전층을 형성하는 단계, 상기 제1 도전층이 형성된 결과물전면에 제1 절연막을 형성하는 단계, 상기 제1 절연막 상에 비트라인을 형성하는 단계, 상기 비트라인이 형성된 제1 절연막 전면에 제2 절연막을 형성하는 단계, 상기 제2 절연막 전면을 에치백하는 단계, 상기 에치백된 전면에 제3 절연막을 형성하는 단계, 상기 제3 절연막 전면에 제2 도전층을 형성하는 단계, 상기 제1 도전층 상에 BC홀을 형성하는 단계, 상기 BC홀의 반경범위내의 두께를 갖는 제3 도전층을 상기 제2 도전층 전면에 형성하는 단계 및 제3 절연막을 식각하여 커패시터의 스토리지 노드 패턴을 형성하는 단계를 통해서 형성 다. 본 발명에 의하면, BC홀 내의 도전층의 내·외벽을 모두 커패시터의 스토리지 노드로 활용함으로써 용량을 증가시키는 것이 특징이다. 또한 상기 BC패터닝시 비트라인과 상기 BC홀 사이에 정렬마진을 0.1㎛이상 확보할 수 있는 잇점이 있다.

58. 发明授权

KR100107060B1 반도체장치의 미세패턴 형성방법 失效
公开(公告)号：KR100107060B1
公开(公告)日：1996-11-04
申请号：KR1019930006337
申请日：1993-04-15
申请人： 삼성전자주식회사
发明人： 이강현 , 홍정서 , 김형섭 , 김재호 , 한민석 , 홍정인
IPC分类号： G03F7/00

59. 发明授权

KR1019960006822B1 반도체장치의 미세패턴 형성방법 失效
标题翻译：形成半导体器件精细图案的方法
公开(公告)号：KR1019960006822B1
公开(公告)日：1996-05-23
申请号：KR1019930006337
申请日：1993-04-15
申请人： 삼성전자주식회사
发明人： 이강현 , 홍정서 , 김형섭 , 김재호 , 한민석 , 홍정인
IPC分类号： G03F7/00
CPC分类号： H01L27/10852 , H01L21/0337 , H01L28/88
摘要： The method includes the steps of coating a layer(10), to be patterned, with photoresist(PR), patterning the photoresist layer(PR) into a predetermined pattern using photolithography, anisotropic-etching the photoresist layer to form polymer(13) on the sides of the photoresist pattern, and etching the layer(10) using the photoresist pattern and polymer.
摘要翻译：该方法包括以下步骤：使用光致抗蚀剂（PR）涂覆待图案化的层（10），使用光刻法将光致抗蚀剂层（PR）图案化成预定图案，各向异性蚀刻光致抗蚀剂层以形成聚合物（13）光致抗蚀剂图案的侧面，并且使用光致抗蚀剂图案和聚合物蚀刻层（10）。

60. 发明公开

KR1019940024932A 반도체장치의 미세패턴 형성방법 失效
公开(公告)号：KR1019940024932A
公开(公告)日：1994-11-19
申请号：KR1019930006337
申请日：1993-04-15
申请人： 삼성전자주식회사
发明人： 이강현 , 홍정서 , 김형섭 , 김재호 , 한민석 , 홍정인
IPC分类号： G03F7/00

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