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41. 发明授权

KR100257430B1 캐쉬 내장 동기적 동적 랜덤 액세스 메모리 소자 및 프로그래밍가능한 캐쉬 저장 정책 구현 방법 失效
标题翻译：缓存的同步DRAM架构允许同时存储器操作
公开(公告)号：KR100257430B1
公开(公告)日：2000-05-15
申请号：KR1019970037911
申请日：1997-08-08
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 밀러크리스토퍼폴 , 로저스짐루이스 , 토마쇼트스티븐윌리엄
IPC分类号： G11C11/413
CPC分类号： G11C7/103 , G06F12/0893 , G11C7/1072
摘要： 본 발명의 다중 뱅크 아키텍처(multi-bank architecture)가 구비된 캐쉬 내장 SDRAM 소자는 메모리 뱅크(memory bank array)에 접속되어 메모리 뱅크 어레이내의 데이타 행을 선택하는 행 디코더(row decoder)와, 비트 라인을 거쳐 메모리 뱅크 어레이에 접속되어 행 디코더에 의해 선택된 데이타 행을 래치하는 감지 증폭기(sense amplifiers)와, 데이타 행의 원하는 열을 선택하는 동기 열 선택 수단(synchronous column select means)을 구비한 SDRAM 뱅크를 포함한다. 랜덤하게 어드레스가능한 행 레지스터는 감지 증폭기에 의해 래치된 데이타 행을 저장한다. 감지 증폭기와 행 레지스터 사이에 배치되는 선택 논리 게리트 수단은 비트 라인상에 제공된 데이타 행을 캐쉬 내장 SDRAM의 특정의 동기적 메모리 동작의 수행에 따라 행 레지스터에 선택적으로 게이트한다. 기록 동작 동안 캐쉬 내장 SDRAM에 입력되는 데이타는 감지 증폭기에 의해 수신되어 메모리 뱅크 어레이에 기록된다. 판독 커맨드 동안 캐쉬 내장 SDRAM으로부터 출력되는 데이타는 행 레지스터에서만 판독되고, 행 레지스터에 포함된 데이타 행은 먼저 메모리 뱅크 어레이로부터 감지 증폭기로 판독된 후 특정의 동기적 메모리의 동작에 따라 행 레지스터에 선택적으로 게이트된다.

42. 发明授权

KR100184087B1 반도체 기억장치 失效
公开(公告)号：KR100184087B1
公开(公告)日：1999-04-15
申请号：KR1019950040173
申请日：1995-11-08
申请人： 가부시끼가이샤 도시바
发明人： 야베도모아키 , 미야노신지 , 누마타겐지
IPC分类号： G11C7/06
CPC分类号： G11C8/12 , G11C7/065 , G11C7/103 , G11C7/1051 , G11C11/4091
摘要： 본 발명은 데이터의 일괄전송이 수행되는 열의 수가 많은 경우에도 데이터의 전송이 수행되지 않는 열의 데이터의 반전을 방지할 수 있는 반도체 기억장치를 제공 하고자 하는 것이다.
본 발명은 메모리셀 어레이(1)와, 각 열마다 설치된 감지증폭기군(2), 감지증폭기군(2)을 활성화시키는 드라이버·프리챠져회로(5), 각 열마다 설치되고, DQ버스(20)로부터 공급되는 데이터를 일시적으로 기억하여 두기 위한 데이터 래치회로군(3) 및 데이터 래치회로군(3)에 기억된 데이터를 감지증폭기군(2)에 일괄하여 전송시키기 위한 전송게이트군(4)을 구비한다. 그리고, 메모리셀 어레이(1)가 원하는 수의 열을 포함하는 복수의 블럭(B1,B2)으로 분할되고, 드라이버·프리챠져(5)가 블럭(B1,B2)마다 복수의 회로(5-1∼5-3)으로 분할되어 설치되어 있는 것을 특징으로 하고 있다.

43. 发明公开

KR1020140062410A 병직렬 변환 회로, 인터페이스 회로 및 제어 장치 有权
标题翻译：并行转换电路，接口电路和控制器件
公开(公告)号：KR1020140062410A
公开(公告)日：2014-05-23
申请号：KR1020130135331
申请日：2013-11-08
申请人： 가부시키가이샤 소시오넥스트
发明人： 이케다신이치로 , 고지마가즈미 , 사노히로유키
IPC分类号： H03M9/00
CPC分类号： G11C7/103 , G11C7/1036 , G11C2207/107
摘要： The objective of the present invention is to convert parallel data into serial data and to easily adjust the output timing of the serial data. A control code generation circuit (400) generates control signals CS0, CI0 on the basis of phase information PI0. A timing adjustment circuit (410) controls delay time with respect to each bit data of data IDQ0 [0:3] by unit of half (T/2) of one cycle of a clock signal CK1 in accordance with the control signal CS0 and outputs delay data DDQ0 [0:3] formed by delaying each bit data of the data signal IDQ0 [0:3]. A conversion circuit (420) generates a plurality of clock signals formed by adjusting phases with respect to a clock signal CK1 in accordance with the control signal CI0. The conversion circuit (420) converts the 4-bit delay data signal DDQ0 [0:3] output from the timing adjustment circuit (410) into 1-bit data SD0 based on the clock signals.
摘要翻译：本发明的目的是将并行数据转换为串行数据并且容易地调整串行数据的输出定时。控制代码生成电路（400）根据相位信息PI0生成控制信号CS0，CI0。定时调整电路（410）根据控制信号CS0以时钟信号CK1的一个周期的一半（T / 2）为单位控制数据IDQ0 [0：3]的每个比特数据的延迟时间，并输出通过延迟数据信号IDQ0 [0：3]的每个位数据形成延迟数据DDQ0 [0：3]。转换电路（420）根据控制信号CI0生成相对于时钟信号CK1调整相位而形成的多个时钟信号。转换电路（420）基于时钟信号将从定时调整电路（410）输出的4位延迟数据信号DDQ0 [0：3]转换为1位数据SD0。

44. 发明公开

KR1020120108917A 비휘발성 메모리들에서 포인터 기반 컬럼 선택 기술들 无效
标题翻译：非易失性存储器中基于指针的色谱柱选择技术
公开(公告)号：KR1020120108917A
公开(公告)日：2012-10-05
申请号：KR1020117030720
申请日：2010-06-15
申请人： 샌디스크 테크놀로지스 엘엘씨
发明人： 칩봉고드제,하드웰 , 사카이,마나부 , 카메이,테루히코
IPC分类号： G11C16/06 , G11C16/08 , G11C7/10 , G11C8/18
CPC分类号： G11C11/5642 , G11C7/103 , G11C7/1036 , G11C19/00
摘要： 메모리 셀들의 어레이의 컬럼들에 대한 회로들의 선택은 메모리 셀들의 판독 데이터 또는 기록 데이터를 유지하기 위해 이용된다. 제 1 세트의 실시예들에서, 어레이의 컬럼들에 대한 단을 갖는 시프트 레지스터 체인은 루프로 배열되는 컬럼들을 구비한다. 예를 들면, 교호 컬럼 또는 컬럼 그룹은 포인터가 어레이에 걸쳐 제 1 방향으로 이동할 때 액세스될 수 있고, 컬럼들의 다른 절반은 포인터가 다른 방향으로 다시 이동할 때 액세스된다. 다른 세트의 실시예들은 컬럼들을, 절반의 속도로 클로킹되는 컬럼들의 세트마다 하나씩, 2개의 그룹들로 분할하고 한 쌍의 인터리브된 포인터들을 이용한다. 2개의 세트들의 액세스를 제어하기 위해, 그 각각은 대응하는 중간 데이터 버스에 접속된다. 중간 데이터 버스들은 그 후에 전체 속도로 클로킹되는 조합된 데이터 버스에 부착된다.

45. 发明授权

KR100642436B1 향상된 구조를 가지는 멀티-비트 프리페치 타입 반도체메모리 장치의 파이프 래치 회로 有权
标题翻译：具有改进结构的多位预取型半导体存储器件的管锁存电路
公开(公告)号：KR100642436B1
公开(公告)日：2006-11-02
申请号：KR1020040110495
申请日：2004-12-22
申请人： 에스케이하이닉스 주식회사
发明人： 신범주
IPC分类号： G11C11/4093
CPC分类号： G11C7/1051 , G11C7/103 , G11C7/1039 , G11C7/106
摘要： 본 발명은 향상된 구조를 가지는 멀티-비트 프리페치 타입 반도체 메모리 장치의 파이프 래치 회로에 관한 것으로, 본 발명에 따른 파이프 래치 회로는, 멀티-비트 프리페치 타입 반도체 메모리 장치의 파이프 래치 회로에 있어서, 글로벌 입출력 라인을 통하여 내부 코아 회로로부터 동시에 프리페치되어 수신되는 복수 비트의 입력 데이터들을 입력 래치 제어 신호에 응답하여 동시에 래치하여 출력하는 제1 래치부; 제1 선택 제어 신호에 응답하여 복수 비트 중 절반의 입력 데이터들을 선택하여 출력하는 제1 먹스 회로; 제2 선택 제어 신호에 응답하여, 제1 먹스 회로로부터 수신되는 절반의 입력 데이터들 중 2비트의 입력 데이터들을 선택하여 출력하는 제2 먹스 회로; 및 출력 래치 제어 신호들에 응답하여 2비트의 입력 데이터들을 교번적으로 래치하여 출력 데이터로서 각각 출력하는 제2 래치부를 포함한다. 바람직하게, 제1 먹스 회로는 입력 데이터들의 비트 수의 절반에 해당하는 수의 멀티플렉서들을 포함한다. 본 발명에서는 프리페치된 데이터들을 설정된 출력 순서로 정렬시키는데 필요한 멀티플렉서의 수를 줄임으로써, 전체 칩 사이즈와, 파이프 래치 회로의 소비 전류가 감소될 수 있다.
파이프 래치 회로, 선택 제어 신호, 칼럼 어드레스, 멀티플렉서, 래치

46. 发明授权

KR100578036B1 병렬 데이터를 직렬 데이터로 변환하는 구성을 갖는반도체 기억장치 失效
标题翻译：具有将并行数据转换为串行数据的结构的半导体存储器件
公开(公告)号：KR100578036B1
公开(公告)日：2006-05-11
申请号：KR1020030036670
申请日：2003-06-09
申请人： 가부시끼가이샤 르네사스 테크놀로지
发明人： 코노타카시
IPC分类号： G11C11/40
CPC分类号： G11C7/1051 , G11C7/103 , G11C7/1036 , G11C19/00 , G11C2207/107
摘要： 증폭회로(R/A)(111, 112, 121, 122)는, 외부에서 지정된 컬럼 어드레스의 최하위로부터 2비트번째의 값을 반영한 EZORG1의 값에 근거하여, 4개의 데이터 버스쌍의 데이터에 대하여, 전반(제1 또는 제2번째)에 출력하거나, 후반(제3 또는 제4번째)에 출력하거나 제1 단계의 순서 부여를 행한다. 스위치회로(115, 135, 125, 145)는, 외부에서 지정된 컬럼 어드레스의 최하위 비트값을 반영한 EZORG0의 값에 근거하여, 전반에 출력하는 2개의 데이터에 대하여, 어느 것을 제1번째로 하고, 어느 것을 제2번째로 하거나, 후반에 출력하는 2개의 데이터에 대하여, 어느 것을 제3번째로 하고, 어느 것을 제4번째로 하거나 제2단계의 순서 부여를 행한다.
직렬, 병렬, 데이터. 변환, 반도체, 기억장치, 프리패치, 사이클, 램

47. 发明授权

KR100495917B1 고속 데이터 출력을 위한 파이프래치 회로 有权
标题翻译：管道锁存电路，用于高速输出数据
公开(公告)号：KR100495917B1
公开(公告)日：2005-06-17
申请号：KR1020020072262
申请日：2002-11-20
申请人： 에스케이하이닉스 주식회사
发明人： 방정호 , 남기준
IPC分类号： G11C11/40
CPC分类号： G11C7/106 , G11C7/103 , G11C7/1051
摘要： 본 발명은 회로면적은 최소화하면서도 고속동작에 유리한 파이프래치 회로를 제공하기 위한 것으로, 이를 위해 본 발명은 각각 순차적으로 입력되는 다수개의 제1 데이터와 제2 데이터를 저장하고, 이를 상승에지용 출력데이터 또는 하강에지용 출력데이터로 출력하기 위한 파이프래치 회로에서, 상기 제1 데이터를 입력받기 위한 제1 입력레지스터; 각각 직렬연결된 다수의 레지스터를 구비하며, 상기 제1 입력레지스터의 출력을 선택적으로 저장하고, 선택적으로 출력하기 위한 다수의 제1 직렬 파이프래치; 상기 다수의 제1 직렬 파이프래치에서 출력되는 데이터를 저장하기 위한 제1 연결레지스터; 상기 제2 데이터를 입력받기 위한 제2 입력레지스터; 각각 직렬연결된 다수의 레지스터를 구비하며, 상기 제2 입력레지스터의 출력을 선택적으로 저장하고, 선택적으로 출력하기 위한 다수의 제2 직렬 파이프래치; 상기 다수의 제2 직렬 파이프래치에서 출력되는 데이터를 저장하기 위한 제2 연결레지스터; 상기 제1 연결레지스터와 상기 제2 연결레지스터에 저장된 데이터를 상기 상승에지용 출력데이터 또는 상기 하강에지용 출력데이터로 선택하여 출력하기 위한 멀티플렉서; 및 상기 다수의 제1 및 제2 직렬 파이프래치와, 상기 멀티플렉서를 제어하기 위한 파이프래치 회로 제어부를 구비하는 파이프래치 회로를 제공한다.

48. 发明授权

KR100425228B1 듀얼-데이터 레이트 동기식 동적 랜덤 액세스메모리/동기식 그래픽 랜덤 액세스 메모리용의 풀 페이지증분/감분 버스트 失效
标题翻译： 듀얼 - 데이터레이트동기식동적랜덤액세스메모리/동기식그래픽랜덤액세스메모리용의풀페이지증분/감분버스트
公开(公告)号：KR100425228B1
公开(公告)日：2004-03-31
申请号：KR1020017010926
申请日：2000-02-25
申请人： 마이크론 테크놀로지, 인크.
发明人： 리안,케빈,제이.
IPC分类号： G11C11/407
CPC分类号： G11C7/1066 , G11C7/1018 , G11C7/103 , G11C7/1042 , G11C7/1045 , G11C7/1072 , G11C8/12 , G11C11/408
摘要： A graphics subsystem having a dual-data rate (DDR) synchronous dynamic random access memory (SDRAM)/synchronous graphic random access memory (SGRAM), which has a full-page increment/decrement burst mode. In one embodiment, the DDR SDRAM/SGRAM includes a memory array and a logic circuitry coupled thereto. The graphics subsystem may be formed on a single semiconductor chip. The memory array is addressable by even and odd word addresses. The logic circuitry has a burst increment mode to access the array starting at an even word address and a burst decrement mode to access the array starting at an odd word address.
摘要翻译：具有双数据速率（DDR）同步动态随机存取存储器（SDRAM）/同步图形随机存取存储器（SGRAM）的图形子系统，其具有全页递增/递减突发模式。在一个实施例中，DDR SDRAM / SGRAM包括存储器阵列和与其耦合的逻辑电路。图形子系统可以形成在单个半导体芯片上。存储器阵列可由偶数和奇数字地址寻址。逻辑电路具有突发增量模式以从偶数字地址和突发减量模式开始访问阵列以访问从奇数字地址开始的阵列。

49. 发明授权

KR100375219B1 반도체 메모리 장치의 데이터 라인 프리챠지 회로 失效
标题翻译： 반도체메모리장치의데이터라인프리챠지회로
公开(公告)号：KR100375219B1
公开(公告)日：2003-03-07
申请号：KR1020000066543
申请日：2000-11-09
申请人： 삼성전자주식회사
发明人： 김형곤 , 권석천
IPC分类号： G11C7/12
CPC分类号： G11C7/103 , G11C7/1048 , G11C7/1051 , G11C7/1072
摘要： A semiconductor memory device has at least one data line, registers for storing data bits, and switch elements corresponding to the registers for transferring the data bits to the data line in response to corresponding selection signals. It also has a precharge circuit connected to the data line, for precharging the data line to a power supply voltage in response to a precharge control signal. The selection signals are sequentially activated at a predetermined time interval by synchronously responding to a clock signal, and the precharge control signal is activated during the interval of the selection signals, by synchronously responding to the clock signal.
摘要翻译：半导体存储器件具有至少一个数据线，用于存储数据位的寄存器以及与用于响应于相应的选择信号将数据位传送到数据线的寄存器相对应的开关元件。它还具有连接到数据线的预充电电路，用于响应预充电控制信号将数据线预充电到电源电压。通过同步响应时钟信号，以预定的时间间隔顺序地激活选择信号，并且通过同步响应时钟信号，在选择信号的间隔期间激活预充电控制信号。

50. 发明授权

KR100366839B1 반도체집적회로장치 失效
公开(公告)号：KR100366839B1
公开(公告)日：2003-02-19
申请号：KR1019980037910
申请日：1998-09-15
申请人： 닛뽕덴끼 가부시끼가이샤
发明人： 마에사꼬다께또 , 야마모또고끼 , 마쓰이요시노리 , 사까끼바라겐이찌
IPC分类号： G11C7/00
CPC分类号： G11C7/103
摘要： A semiconductor integrated circuit device is comprised a main memory portion composed of a plurality of memory cells arranged in a plurality of rows and in a plurality of columns, a sub memory portion composed of a plurality of memory cells arranged in a plurality of rows and in a plurality of columns, a bi-directional data transfer circuit for connecting the main memory portion and the sub memory portion through data transfer bus lines, respectively, the sub memory portion being constituted with a plurality of memory cell groups, and a plurality of registers provided such that different data input/output modes are set independently for the plurality of the memory cell groups. Therefore, the semiconductor integrated circuit device of the present invention has a main memory suitable for being accessed from a plurality of data processors.
摘要翻译：一种半导体集成电路器件，包括：主存储器部分，由多个排列成多行且多列的存储器单元构成;子存储器部分，由多个排列成多行的存储器单元构成;以及多个列，分别通过数据传输总线连接主存储器部分和副存储器部分的双向数据传输电路，副存储器部分由多个存储单元组构成，以及多个寄存器设置为使得针对多个存储单元组独立地设置不同的数据输入/输出模式。因此，本发明的半导体集成电路器件具有适合于从多个数据处理器访问的主存储器。＆lt;图像＆GT;

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