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41. 发明授权

KR100176199B1 반도체 소자의 접촉창 형성방법 失效
标题翻译：半导体器件中接触孔的形成方法
公开(公告)号：KR100176199B1
公开(公告)日：1999-04-15
申请号：KR1019960007378
申请日：1996-03-19
申请人： 삼성전자주식회사
发明人： 심명섭 , 신현철 , 오경석
IPC分类号： H01L21/28
CPC分类号： H01L21/76804 , H01L2221/1063
摘要： 반도체 장치의 접촉창 형성방법에 대해 기재되어 있다. 이는, 반도체 기판 상에 트랜지스터 등과 같은 하부구조물을 형성하는 단계, 상기 하부구조물을 절연시키는 층간절연층을 형성하는 단계, 상기 층간절연층 상에 식각저지층을 형성하는 단계, 접촉창이 형성될 소정부위의 상기 식각저지층 및 층간절연층의 일부를 식각하여 리세스를 형성하는 단계, 상기 리세스의 측벽에 스페이서를 형성하는 단계, 상기 스페이서를 마스크로 사용하여 상기 층간절연층의 일부가 남도록 상기 층간 절연층을 식각하는 단계, 상기 스페이서 및 식각저지층을 제거하는 단계 및 접촉창이 형성될 부분에 잔존하는 상기 층간절연층을 제거하는 단계를 구비한다. 따라서, 미세접촉창 형성과 동시에, 접촉창의 프로파일(profile)을 개선함으로써, 후속 막 증착공정시 단차도포성이 개선될 수 있다.

42. 发明授权

KR100168336B1 반도체 메모리장치의 제조방법 失效
标题翻译：半导体存储器件制造方法
公开(公告)号：KR100168336B1
公开(公告)日：1998-12-15
申请号：KR1019950049683
申请日：1995-12-14
申请人： 삼성전자주식회사
发明人： 신현철 , 오경석
IPC分类号： H01L27/108
摘要： 반도체 메모리장치의 제조방법에 대해 기재되어 있다.
이는, 반도체기판 상에 형성된 층간절연층을 식각하여 트랜지스터의 소오스와 커패시터의 스토리지 전극을 접속시키기 위한 접촉창을 형성하는 단계, 결과물 상에 도전물질을 증착하여 접촉창을 채우며, 층간절연층의 표면으로부터 일정 두께를 갖는 도전층을 형성하는 단계, 도전층 상에, 제1 및 제2 절연층을 차례로 형성하는 단계, 제2 절연층을 패터닝하는 단계, 제2 절연층의 측벽에 스페이서 형태의 제3 절연층을 형성하는 단계, 제2 및 제3 절연층을 마스크로 사용하여 도전층을 일정량 식각하는 단계, 도전층의 일부가 식각된 결과물 상에, 제4 절연층을 형성하는 단계, 제2 절연층을 제거하는 단계, 제3 및 제4 절연층을 마스크로 사용하여 도전층을 이방성 식각함으로써, 각 셀 단위로 한정된 스토리지 전극 패턴을 형성하는 단계 및 제3 및 제4 절연� ��을 제거하는 단계를 포함하는 것을 특징으로하여 이루어진다.
따라서, 종래의 방법에 비해 온도에 대한 안정성과 제조시 재현성을 확보할 수 있다.

43. 发明公开

KR1019970067641A 반도체 소자의 접촉창 형성방법 失效
公开(公告)号：KR1019970067641A
公开(公告)日：1997-10-13
申请号：KR1019960007378
申请日：1996-03-19
申请人： 삼성전자주식회사
发明人： 심명섭 , 신현철 , 오경석
IPC分类号： H01L21/28
摘要： 반도체 장치의 접촉창 형성방법에 대해 기재되어 있다. 이는, 반도체 기판 상에 트랜지스터 등과 같은 하부구조물을 형성하는 단계, 상기 하부구조물을 절연시키는 층간절연층을 형성하는 단계, 상기 층간절연층 상에 식각저지층을 형성하는 단계, 접촉창이 형성될 수정부위의 상기 식각저지층 및 층간 절연층의 일부를 식각하여 리세스를 형성하는 단계, 상기 리세스의 측벽에 스페이서를 형성하는 단계, 상기 스페이서를 마스크로 사용하여 상기 층간절연층의 일부가 남도록 상기 층간절연층을 식각하는 단계, 상기 스페이스 및 식각저지층을 제거하는 단계 및 접촉창이 형성될 부분에 잔존하는 상기 층간절연층을 제거하는 단계를 구비한다. 따라서, 미세접촉창 형성과 동시에, 접촉창의 프로파일(profile)을 개선함으로써, 후속 막 증착공정시 단차도포성이 개선될 수 있다.

44. 发明公开

KR1019970054002A 반도체 메모리장치의 제조방법 失效
公开(公告)号：KR1019970054002A
公开(公告)日：1997-07-31
申请号：KR1019950049683
申请日：1995-12-14
申请人： 삼성전자주식회사
发明人： 신현철 , 오경석
IPC分类号： H01L27/108
摘要： 반도체 메모리장치의 제조방법에 대해 기재되어 있다.
이는, 반도체기판 상에 형성된 층간절연층을 식각하여 트랜지스터의 소오스와 커패시터의 스토리지 전극을 접속시키기 위한 접촉창을 형성하는 단계, 결과물 상에 도전물질을 증착하여 접촉창을 채우며, 층간절연층의 표면으로부터 일정 두께를 갖는 도전층을 형성하는 단계, 도전층 상에, 제1 및 제2 절연층을 차례로 형성하는 단계, 제2 절연층을 패터닝하는 단계, 제2 절연층의 측벽에 스페이서 형태의 제3 절연층을 형성하는 단계, 제2 및 제3 절연층을 마스크로 사용하여 도전층을 일정량 식각하는 단계, 도전층의 일부가 식각된 결과물 상에, 제4 절연층을 형성하는 단계, 제2 절연층을 제거하는 단계, 제3 및 제4 절연층을 마스크로 사용하여 도전층을 이방성 식각함으로써, 각 셀 단위로 한정된 스토리지 전극 패턴을 형성하는 단계 및 제3 및 제4 절연 을 제거하는 단계를 포함하는 것을 특징으로하여 이루어진다.
따라서, 종래의 방법에 비해 온도에 대한 안정성과 제조시 재현성을 확보할 수 있다.

45. 发明公开

KR1019970052253A 반도체 소자의 전극 보호 스페이서 및 그 형성방법 失效
标题翻译：半导体器件的电极保护隔片及其形成方法
公开(公告)号：KR1019970052253A
公开(公告)日：1997-07-29
申请号：KR1019950050700
申请日：1995-12-15
申请人： 삼성전자주식회사
发明人： 신현철 , 오경석 , 최원택
IPC分类号： H01L21/28
摘要： 반도체의 소자의 후속 배선을 형성함에 있어서, 이미 형성된 전극을 보호하기 위한 전극 보호 스페이서 및 그 형성방법에 대해 기재되어 있다. 이는 전극 하부 측벽에 구비된 산화 방지 스페이서, 산화 방지 스페이서와 경계를 이루며, 전극의 상부면과 상부 모서리면 상에 구비된 제1전극 보호 스페이서 및 산화 방지 스페이서 및 제1전극 보호 스페이서를 포함하면서 전극 상에 구비된 제2전극 보호 스페이서를 구비한다. 한편, 반도체 기판에 전극을 형성하는 단계, 전극의 외면에 걸쳐 제1절연층을 형성하는 단계, 제1절연층을 선택적으로 식각함으로써, 전극의 하부 측벽에 산화 방지 스페이서를 형성하는 단계, 산화 방지 스페이서에 의해 노출된 전극의 상부면 및 모서리면을 산화함으로써, 제1전극 보호 스페이서를 형성하는 단계, 제1전극 보호 스페이서가 형성된 결과물 기판 전면에 제2절연층을 형성하는 단계 및 제2절연층을 선택적으로 식각함으로써, 후속 배선 형성을 위한 식각 공정으로부터 게이트 전극을 보호하기 위한 제2전극 보호 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 전극 보호 스페이서 형성 방법을 제공한다. 이로써, 이미 형성된 전극의 상부를 산화시켜 후속하여 형성되는 배선층과의 충분한 이격 거리를 확보함으로써 배선 형성 과정에서 전기적 단락을 방지할 수 있다.

46. 发明授权

KR1019940009612B1 고집적 반도체 메모리장치의 커패시터 제조방법 失效
标题翻译：高集成半导体存储器件电容器的制造方法
公开(公告)号：KR1019940009612B1
公开(公告)日：1994-10-15
申请号：KR1019910015251
申请日：1991-08-31
申请人： 삼성전자주식회사
发明人： 조현진 , 오경석 , 안지홍
IPC分类号： H01L27/108
摘要： forming a first insulating layer having flat surface on a semiconductor substrate on which transistors are formed; etching the first insulating layer by a predetermined depth using a mask pattern, to form a groove; forming a contact hole for exposing a source region of the transistor on the bottom of the groove; forming a second insulating layer on the resultant; anisotropically etching the second insulating layer to form a spacer on the groove and sidewall of the contact hole; forming a first conductive layer on the resultant; selectively etching the first conductive layer to form a storage electrode; and etching the first insulating layer and spacer.
摘要翻译：在其上形成有晶体管的半导体衬底上形成具有平坦表面的第一绝缘层; 使用掩模图案蚀刻第一绝缘层预定的深度，以形成凹槽; 形成用于使所述沟槽的底部上的所述晶体管的源极区域露出的接触孔; 在所得物上形成第二绝缘层; 各向异性地蚀刻第二绝缘层，以在接触孔的槽和侧壁上形成间隔物; 在所得物上形成第一导电层; 选择性地蚀刻所述第一导电层以形成存储电极; 并蚀刻第一绝缘层和间隔物。

47. 发明授权

KR100065508B1 반도체 장치의 개구 형성방법 失效
公开(公告)号：KR100065508B1
公开(公告)日：1993-09-14
申请号：KR1019900014964
申请日：1990-09-20
申请人： 삼성전자주식회사
发明人： 양원석 , 오경석
IPC分类号： H01L21/28

48. 发明公开

KR1019930005220A 고집적 반도체 메모리장치의 커패시터 제조방법 失效
公开(公告)号：KR1019930005220A
公开(公告)日：1993-03-23
申请号：KR1019910015251
申请日：1991-08-31
申请人： 삼성전자주식회사
发明人： 조현진 , 오경석 , 안지홍
IPC分类号： H01L27/108
摘要： 내용 없음.

49. 发明公开

KR1019910001936A 반도체 장치의 소자 분리 방법 无效
公开(公告)号：KR1019910001936A
公开(公告)日：1991-01-31
申请号：KR1019890008481
申请日：1989-06-20
申请人： 삼성전자주식회사
发明人： 백원식 , 오경석
IPC分类号： H01L21/76
摘要： 내용 없음

50. 发明授权

KR1019890003829B1 DRAM 셀의 제조방법 失效
标题翻译：适应DRAM制造的工艺
公开(公告)号：KR1019890003829B1
公开(公告)日：1989-10-05
申请号：KR1019870010870
申请日：1987-09-30
申请人： 삼성전자주식회사
发明人： 오경석
IPC分类号： H01L27/10 , G11C11/40
摘要： The manufacturing method of DRAM cell using trench type transistor. The DRAM cell is fabricated by forming N+ region by AS implantation (5), trench (6), and then depositing a gate oxide (7) and poly-si used for word line (8) and capacitor (11), electrode (15) in sequence. The AS ion is implanted with 40 Kev, 5X105/cm2 dose, the thickness of N+ region is 0.2-0.3 m, and the depth of trench is 0.6- 0.6 m. These method prevents the channel short.
摘要翻译：使用沟槽型晶体管的DRAM单元的制造方法。 DRAM单元通过AS注入（5），沟槽（6）形成N +区域，然后沉积用于字线（8）和电容器（11），电极（15）的栅极氧化物（7）和多晶硅）按顺序。 AS离子注入40Kev，5X105 / cm2剂量，N +区域的厚度为0.2-0.3μm，沟槽深度为0.6-0.6μm。这些方法可以防止通道短路。

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