专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明授权

KR1019960010002B1 고집적 반도체 메모리장치의 커패시터 제조방법 失效
标题翻译：制造电容器到半导体器件的方法
公开(公告)号：KR1019960010002B1
公开(公告)日：1996-07-25
申请号：KR1019920016302
申请日：1992-09-07
申请人： 삼성전자주식회사
发明人： 안지홍 , 박원모 , 박영훈
IPC分类号： H01L27/10
摘要： forming a conducting layer (40) on a semiconductor substrate (10); forming a first epilayer (50) on the conducting layer (40); forming a polycrystalline silicon layer having Hemi-Spherical Grain (HSG) (80); forming a first epilayer pattern (50a) by etching the first epilayer using HSG layer (80) as mask; etching the conducting layer (40) anisotropically using the first epilayer pattern (50a) as mask.
摘要翻译：在半导体衬底（10）上形成导电层（40）; 在所述导电层（40）上形成第一外延层（50）; 形成具有半球形颗粒（HSG）（80）的多晶硅层; 通过使用HSG层（80）作为掩模蚀刻第一外延层来形成第一外延层图案（50a）; 使用第一外延层图案（50a）作为掩模，各向异性地蚀刻导电层（40）。

2. 发明授权

KR1019940011733B1 반도체장치의 접촉창 형성방법 失效
标题翻译：半导体器件接触孔的制造方法
公开(公告)号：KR1019940011733B1
公开(公告)日：1994-12-23
申请号：KR1019910021299
申请日：1991-11-26
申请人： 삼성전자주식회사
发明人： 안지홍
IPC分类号： H01L21/28
摘要： The method includes the steps of forming a 1st interlayered insulating layer (20) and a buffer material layer on a semiconductor substrate (10), patterning the buffer material layer to form a buffer layer (40), forming a 2nd interlayered insulating layer (50), patterning the layer (50) to form a contact hole pattern (72), partially etching the layers (50)(40) the layer (20) in turn to form a contact hole (9). A self-aligned buried contact hole without misalignment is formed by anisotropic etching process.
摘要翻译：该方法包括以下步骤：在半导体衬底（10）上形成第一层间绝缘层（20）和缓冲材料层，对缓冲材料层进行构图以形成缓冲层（40），形成第二层间绝缘层图案化层（50）以形成接触孔图案（72），依次部分地蚀刻层（50）（40）（40）以形成接触孔（9）。通过各向异性蚀刻工艺形成未对准的自对准埋入接触孔。

3. 发明授权

KR100070869B1 반도체 메모리장치의 배선형성방법 失效
公开(公告)号：KR100070869B1
公开(公告)日：1994-02-14
申请号：KR1019900021385
申请日：1990-12-21
申请人： 삼성전자주식회사
发明人： 안지홍
IPC分类号： H01L27/10

4. 发明授权

KR1019930009594B1 고집적 반도체 메모리장치 및 그 제조방법 失效
标题翻译： LSI半导体存储器件及其制造方法
公开(公告)号：KR1019930009594B1
公开(公告)日：1993-10-07
申请号：KR1019910001590
申请日：1991-01-30
申请人： 삼성전자주식회사
发明人： 안지홍
IPC分类号： H01L27/108
CPC分类号： H01L27/10852 , H01L27/10817 , H01L28/92
摘要： The semiconductor memory cell capacitor, in contact with the transistor source, includes a storage electrode adjacent the transisitor source and having a hollow cylinderical electrode with a preset wall thickness, surrounding a column electrode formed of a number of bars, with a base plate electrode connecting the cylinderical and column electrodes to each other. A dielectric layer coats the whole surface of the storage electrode, and a plate electrode is formed on top of the dielectric layer. the base plate electrode lower surface is flat, and the base plate electrode is formed along the contours of the transistor structure. There may be planerised bit lines beneath the capacitor.
摘要翻译：与晶体管源接触的半导体存储单元电容器包括与横截面源相邻的存储电极，并且具有预定壁厚的中空圆柱形电极，围绕由多个柱形成的列电极，底板电极连接圆柱和柱电极彼此。电介质层覆盖存储电极的整个表面，并且在电介质层的顶部上形成平板电极。基板电极下表面是平坦的，并且基板电极沿着晶体管结构的轮廓形成。电容器下面可能有平面的位线。

5. 发明公开

KR1019920018927A 고집적 반도체 메모리장치의 커패시터 제조방법 失效
公开(公告)号：KR1019920018927A
公开(公告)日：1992-10-22
申请号：KR1019910004397
申请日：1991-03-20
申请人： 삼성전자주식회사
发明人： 안지홍
IPC分类号： H01L27/04
摘要： 내용 없음

6. 发明授权

KR1019970001343B1 반도체 메모리장치의 커패시터 제조방법 失效
标题翻译：用电容器制造半导体存储器件的方法
公开(公告)号：KR1019970001343B1
公开(公告)日：1997-02-05
申请号：KR1019920011626
申请日：1992-06-30
申请人： 삼성전자주식회사
发明人： 안지홍
IPC分类号： H01L27/10
摘要： The capacitor comprises a storage electrode having a positive slope( >90deg.) to the surface of a semiconductor substrate whose all the side walls are plain. The storage electrode comprises: a pilar electrode having more than one pillar; a cylindrical electrode having more than one cylinder separated with the outer part of the pillar electrode; and a bottom electrode connecting the pillar electrode with the cylindrical electrode.
摘要翻译：该电容器包括一个与所有侧壁平坦的半导体衬底的表面具有正斜率（> 90度）的存储电极。所述存储电极包括：具有多个柱的电极电极; 一个圆柱形电极，其具有多个柱体与柱电极的外部分开; 以及将柱状电极与圆筒状电极连接的底部电极。

7. 发明授权

KR1019960003864B1 반도체 메모리장치 및 그 제조방법 失效
标题翻译：半导体存储器件及其制造方法
公开(公告)号：KR1019960003864B1
公开(公告)日：1996-03-23
申请号：KR1019920000052
申请日：1992-01-06
申请人： 삼성전자주식회사
发明人： 안지홍
IPC分类号： H01L27/10
CPC分类号： H01L27/10852 , H01L21/768 , H01L23/485 , H01L27/10817 , H01L2924/0002 , H01L2924/00
摘要： The method for manufacturing a semiconductor memory device having cell array region, peripheral circuit region and border region, comprises: forming an overall insulating layer; forming a ditch surrounding the array in the insulation in the border region; forming a material channel (T) in the ditch; and removing the insulating layer from the border region.
摘要翻译：具有单元阵列区域，外围电路区域和边界区域的半导体存储器件的制造方法包括：形成整体绝缘层; 在边界区域的绝缘体中形成围绕阵列的沟槽; 在沟中形成材料通道（T）; 以及从边界区域去除绝缘层。

8. 发明授权

KR1019940009611B1 산화막식각마스크를 이용하여 패터닝된 고집적 반도체장치의 커패시터 제조방법(POEM 셀) 失效
标题翻译：高集成半导体器件电容器的制造方法
公开(公告)号：KR1019940009611B1
公开(公告)日：1994-10-15
申请号：KR1019910015250
申请日：1991-08-31
申请人： 삼성전자주식회사
发明人： 안지홍
IPC分类号： H01L27/108
摘要： forming a conductive layer on a semiconductor substrate; forming a groove on an isolation region for defining the conductive layer into unit cell; forming a first spacer on the sidewall of the groove; and etching the conductive layer using the first spacer as an etch mask to form a first storage electrode pattern; thereby improving the reliability of the capacitor.
摘要翻译：在半导体衬底上形成导电层; 在隔离区上形成凹槽，用于将导电层限定为单元电池; 在所述槽的侧壁上形成第一间隔件; 以及使用所述第一间隔件蚀刻所述导电层作为蚀刻掩模以形成第一存储电极图案; 从而提高电容器的可靠性。

9. 发明授权

KR1019940004603B1 고집적 반도체 메모리장치의 커패시터 제조방법(챙이 있는 원통구조 커패시터) 失效
标题翻译：制造VLSI半导体存储器件的方法
公开(公告)号：KR1019940004603B1
公开(公告)日：1994-05-25
申请号：KR1019910012004
申请日：1991-07-15
申请人： 삼성전자주식회사
发明人： 안지홍
IPC分类号： H01L27/108
摘要： forming a interlaid-insulating layer and a planarization layer on a substrate; selectively etching the interlaid-insulating layer and planarization layer to form a contact hole; filling the contact hole with a first conductive material; forming an etch stop on the overall surface of the substrate; forming a first material layer and a second material layer on the resultant structure, alternately; selectively etching first material layer, second material layer and the etch stop to form a groove; removing second material layer by a predetermined depth to form a space; depositing a second conductive material having a predetermined thickness in the groove on the resultant structure; coating a material having different etch rate from that of second conductive material to dry etch on the resultant structure; forming an etch mask pattern by etch back; and selectively etching second conductive material layer using the etch mask pattern as a mask to form a storage electrode. The method obtains a large capacitance.
摘要翻译：在衬底上形成层间绝缘层和平坦化层; 选择性地蚀刻层间绝缘层和平坦化层以形成接触孔; 用第一导电材料填充接触孔; 在衬底的整个表面上形成蚀刻停止点; 交替地在所得结构上形成第一材料层和第二材料层; 选择性地蚀刻第一材料层，第二材料层和蚀刻停止层以形成凹槽; 以预定深度去除第二材料层以形成空间; 在所述结构上在所述槽中沉积具有预定厚度的第二导电材料; 将具有与第二导电材料的蚀刻速率不同的蚀刻速率的材料涂覆到所得结构上的干蚀刻; 通过蚀刻形成蚀刻掩模图案; 并且使用蚀刻掩模图案作为掩模来选择性地蚀刻第二导电材料层以形成存储电极。该方法获得大电容。

10. 发明公开

KR1019930018695A 반도체 장치의 접촉창 형성 방법 无效
公开(公告)号：KR1019930018695A
公开(公告)日：1993-09-22
申请号：KR1019920003264
申请日：1992-02-28
申请人： 삼성전자주식회사
发明人： 안지홍 , 김경태 , 장택용 , 조현진
IPC分类号： H01L21/28
摘要： 본 발명은 반도체장치의 제조방법에 관한 것으로 특히 접촉창형성을 위한 소정의 물질층을 형성하는 공정, 접촉창이 형성될 영역의 상기 소정의 물질층을 부분적으로 제거함으로써 요부를 형성하는 공정, 및 상기 요부측벽에 스페이서를 형성한 후에 계속해서 접촉창을 형성하는 공정을 제공한다. 따라서 최소피쳐사이즈 보다 더 작으면서도 신뢰성 있는 접촉장을 형성할 수 있어 다층배선의 신뢰도를 증가시킬 수 있다.

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式