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31. 发明公开

KR1020160046928A 고성능 인터커넥트 물리 계층 审中-实审
标题翻译：高性能互连物理层
公开(公告)号：KR1020160046928A
公开(公告)日：2016-04-29
申请号：KR1020167010386
申请日：2013-03-27
申请人： 인텔 코포레이션
发明人： 아이어벤카트라만 , 주대런에스 , 윌리제프 , 블랭켄쉽로버트지
IPC分类号： G06F13/42 , G06F13/40 , G06F9/30 , G06F9/46 , G06F9/54 , G06F12/08
CPC分类号： G06F13/4282 , G06F1/3287 , G06F8/71 , G06F8/73 , G06F8/77 , G06F9/30145 , G06F9/44505 , G06F9/466 , G06F11/1004 , G06F12/0806 , G06F12/0808 , G06F12/0813 , G06F12/0815 , G06F12/0831 , G06F12/0833 , G06F13/22 , G06F13/4022 , G06F13/4068 , G06F13/4221 , G06F13/4286 , G06F13/4291 , G06F2212/1016 , G06F2212/2542 , G06F2212/622 , H04L9/0662 , H04L12/4641 , H04L45/74 , H04L49/15 , Y02D10/13 , Y02D10/14 , Y02D10/151 , Y02D10/40 , Y02D10/44 , Y02D30/30 , G06F9/54
摘要： 동기화카운터의리셋은외부결정신호와동기화된다. 링크송신상태로의진입이또한상기결정신호와동기화된다. 직렬데이터링크에대해타겟레이턴시가식별된다. 데이터시퀀스는데이터링크와연관되는동기화카운터와동기화되어수신된다. 타겟레이턴시는데이터시퀀스를사용하여유지될수 있다.
摘要翻译：同步计数器的复位与外部判定信号同步。进入链路传输状态也与确定信号同步。针对串行数据链路识别目标等待时间。数据序列与与数据链路相关的同步计数器同步接收。目标等待时间可以使用数据序列来维持。

32. 发明授权

KR101599852B1 고성능 인터커넥트 물리 계층 有权
公开(公告)号：KR101599852B1
公开(公告)日：2016-03-07
申请号：KR1020147032656
申请日：2013-03-27
申请人： 인텔 코포레이션
发明人： 아이어벤카트라만 , 주대런에스 , 윌리제프 , 블랭켄쉽로버트지
IPC分类号： G06F13/38 , G06F13/14
CPC分类号： G06F13/4282 , G06F1/3287 , G06F8/71 , G06F8/73 , G06F8/77 , G06F9/30145 , G06F9/44505 , G06F9/466 , G06F11/1004 , G06F12/0806 , G06F12/0808 , G06F12/0813 , G06F12/0815 , G06F12/0831 , G06F12/0833 , G06F13/22 , G06F13/4022 , G06F13/4068 , G06F13/4221 , G06F13/4286 , G06F13/4291 , G06F2212/1016 , G06F2212/2542 , G06F2212/622 , H04L9/0662 , H04L12/4641 , H04L45/74 , H04L49/15 , Y02D10/13 , Y02D10/14 , Y02D10/151 , Y02D10/40 , Y02D10/44 , Y02D30/30
摘要： 동기화카운터의리셋은외부결정신호와동기화된다. 링크송신상태로의진입이또한상기결정신호와동기화된다. 직렬데이터링크에대해타겟레이턴시가식별된다. 데이터시퀀스는데이터링크와연관되는동기화카운터와동기화되어수신된다. 타겟레이턴시는데이터시퀀스를사용하여유지될수 있다.

33. 发明公开

KR1020130081425A 멀티 코어 프로세서, 이를 포함하는 멀티 코어 시스템, 전자 장치 및 멀티 코어 프로세서의 캐시 공유 방법 有权
标题翻译：多核处理器，包括其的多核系统和电子设备以及在多核处理器中共享高速缓存的方法
公开(公告)号：KR1020130081425A
公开(公告)日：2013-07-17
申请号：KR1020120002394
申请日：2012-01-09
申请人： 한국과학기술원
发明人： 박인철 , 김봉진 , 송진욱
IPC分类号： G06F15/80 , G06F9/46
CPC分类号： G06F9/4812 , G06F9/3887 , G06F9/544 , G06F12/0806
摘要： PURPOSE: A multi-core process, a multi-core system, an electronic device, and a cache sharing method of the multi-core process are provided to operate cores by sharing a command cache and effectively relay the collision of command request signals between the cores, thereby reducing the whole size and increasing an operation speed. CONSTITUTION: A command cache (200) stores commands. Cores (100-1~100-n) share the command cache. The cores successively perform the operations corresponding to the commands by receiving the commands corresponding to continuous addresses from the command cache. The cores include buffers (110-1~110-n) which execute the commands which are received from the command cache. The cores successively perform the operations corresponding to the commands stored in the buffers.
摘要翻译：目的：提供多核处理，多核系统，电子设备和多核处理的高速缓存共享方法，通过共享命令高速缓存来有效地中继命令请求信号的冲突，芯，从而减小整体尺寸并增加操作速度。构成：命令缓存（200）存储命令。内核（100-1〜100-n）共享命令缓存。核心通过从命令高速缓存接收与连续地址相对应的命令来连续执行与命令相对应的操作。核心包括执行从命令高速缓存接收的命令的缓冲器（110-1〜110-n）。核心连续执行与存储在缓冲器中的命令相对应的操作。

34. 发明公开

KR1020120123127A 이종 플랫폼에서 포인터를 공유시키는 방법 및 장치 有权
标题翻译：在异位平台上配置共享点的方法和装置
公开(公告)号：KR1020120123127A
公开(公告)日：2012-11-07
申请号：KR1020127022911
申请日：2011-12-09
申请人： 인텔 코포레이션
发明人： 니양 , 바리크라즈키쇼어 , 에이들-타바타바이알리-레자 , 쉬페이스만타티아나 , 라오자얀스엔 , 애쉬바우벤제이 , 잔크잭토마즈
IPC分类号： G06F9/06 , G06F9/30 , G06F12/08 , G06F15/167
CPC分类号： G06F12/0806 , G06F15/167 , G06T1/60
摘要： A method and apparatus to facilitate shared pointers in a heterogeneous platform. In one embodiment of the invention, the heterogeneous or non-homogeneous platform includes, but is not limited to, a central processing core or unit, a graphics processing core or unit, a digital signal processor, an interface module, and any other form of processing cores. The heterogeneous platform has logic to facilitate sharing of pointers to a location of a memory shared by the CPU and the GPU. By sharing pointers in the heterogeneous platform, the data or information sharing between different cores in the heterogeneous platform can be simplified.

35. 发明公开

KR1020040072345A 선택적인 데이터 캐시 구조를 갖는 데이터 프로세싱 장치및 이를 포함하는 컴퓨터 시스템 有权
标题翻译：具有选择性数据缓存结构的数据处理器和包括其的计算机系统
公开(公告)号：KR1020040072345A
公开(公告)日：2004-08-18
申请号：KR1020030008795
申请日：2003-02-12
申请人： 삼성전자주식회사
发明人： 김윤환 , 이중언 , 임경묵
IPC分类号： G06F13/00
CPC分类号： G06F12/0848 , G06F12/0806
摘要： PURPOSE: A data processor having a selective data cache structure and a computer system including the same are provided to increase a cache memory capacity accessed by an MCU(Micro Controller Unit) and reduce an area of a master device by using no MCU data cache. CONSTITUTION: The MCU(202) patches/executes an instruction. A coprocessor(204) performs a DSP(Digital Signal Processor) function. The MCU data cache(212) stores the data processed by the MCU. An X data cache(214) stores the first group data processed by the coprocessor. A Y data(216) cache stores the second group data processed by the coprocessor.
摘要翻译：目的：提供具有选择性数据高速缓存结构的数据处理器和包括该数据高速缓存结构的计算机系统，以增加由MCU（微控制器单元）访问的高速缓冲存储器容量，并且通过使用没有MCU数据高速缓存来减小主器件的面积。规定：MCU（202）修补/执行指令。协处理器（204）执行DSP（数字信号处理器）功能。 MCU数据高速缓存（212）存储由MCU处理的数据。 X数据高速缓存（214）存储由协处理器处理的第一组数据。 Y数据（216）高速缓存存储由协处理器处理的第二组数据。

36. 发明授权

KR101891428B1 판독 캐시 메모리 有权
公开(公告)号：KR101891428B1
公开(公告)日：2018-09-28
申请号：KR1020167034766
申请日：2015-05-18
申请人： 마이크론 테크놀로지, 인크
发明人： 펭,유진 , 아코레오,매튜
IPC分类号： G06F12/0806 , G06F13/28 , G06F12/1081 , G06F12/0875 , G06F12/0888 , G11C7/10 , G11C29/44 , G11C29/00
CPC分类号： G06F3/0616 , G06F3/0608 , G06F3/0655 , G06F3/0685 , G06F3/0688 , G06F12/0806 , G06F12/0875 , G06F12/0888 , G06F12/1081 , G06F13/28 , G06F2212/2532 , G06F2212/621 , G11C7/1072 , G11C29/44 , G11C29/765 , G11C2029/0409 , G11C2207/2245 , Y02D10/13 , Y02D10/14
摘要： 본개시는판독캐시메모리를위한방법들및 장치들을포함한다. 하나의장치는제 1 DRAM 어레이, 제 1 및제 2 NAND 어레이, 및 DRAM 어레이와제 1 NAND 어레이사이, 그리고제 1 NAND 어레이와제 2 NAND 어레이사이의데이터의이동을관리하도록구성된제어기를포함하는판독캐시메모리장치를포함한다.

37. 发明授权

KR101747894B1 하이브리드 동시 기록/후기록 캐시 정책 매니저들, 및 관련 시스템들 및 방법들 有权
标题翻译：混合并发写/写写高速缓存策略管理器以及相关的系统和方法
公开(公告)号：KR101747894B1
公开(公告)日：2017-06-15
申请号：KR1020147022679
申请日：2013-01-16
申请人： 퀄컴 인코포레이티드
发明人： 세이손,피터지. , 쿠브,크리스토퍼에드워드 , 반트레아세,다나엠. , 벤쿠마한티,수레쉬케이. , 코드레스쿠,루시안
IPC分类号： G06F12/08 , G06F1/32
CPC分类号： G06F12/0804 , G06F1/3275 , G06F1/3287 , G06F12/0806 , G06F12/0846 , G06F2212/1028 , G06F2212/502 , Y02D10/13 , Y02D10/14 , Y02D10/171
摘要： 상세한설명에개시되는실시예들은하이브리드동시기록/ 후기록캐시정책매니저들및 관련시스템들및 방법들을포함한다. 캐시기입정책매니저는복수의병렬캐시들중 적어도 2개의캐시들이활성인지여부를결정하도록구성된다. 하나또는둘 이상의다른캐시들모두가활성이아니라면, 캐시기입정책매니저는후기록캐시정책을적용할것을병렬캐시들중 활성캐시에명령하도록구성된다. 이러한방식으로, 캐시기입정책매니저는전력을보존하고그리고/또는단독활성프로세서코어의성능을증가시킬수 있다. 하나또는둘 이상의다른캐시들중에서임의의캐시가활성이라면, 캐시기입정책매니저는동시기록캐시정책을적용할것을병렬캐시들중 활성캐시에명령하도록구성된다. 이러한방식으로, 캐시기입정책매니저는다수의프로세서코어들이활성일때 병렬캐시들사이의데이터코히어런시(coherency)를가능하게한다.
摘要翻译：详细描述中公开的实施例包括混合并发写入/写入后高速缓存策略管理器以及相关的系统和方法。高速缓存写入策略管理器被配置为确定多个并行高速缓存中的至少两个是否是活动的。如果一个或多个其他高速缓存中没有一个是活动的，则高速缓存写入策略管理器被配置为指示并行高速缓存的活动高速缓存应用写入高速缓存策略。以这种方式，高速缓存写入策略管理器可以节省功率和/或提高单个活动处理器内核的性能。如果一个或多个其他高速缓存中的任何一个高速缓存是活动的，则高速缓存写入策略管理器被配置为指示并行高速缓存的活动高速缓存应用并发写入高速缓存策略。这样，当多个处理器内核处于活动状态时，缓存写入策略管理器将启用并行缓存之间的数据一致性。

38. 发明公开

KR1020170016995A 하이브리드 동시 기록/후기록 캐시 정책 매니저들, 및 관련 시스템들 및 방법들 审中-实审
标题翻译： /混合写入/写回缓存策略管理器及相关系统和方法
公开(公告)号：KR1020170016995A
公开(公告)日：2017-02-14
申请号：KR1020177002768
申请日：2013-01-16
申请人： 퀄컴 인코포레이티드
发明人： 세이손,피터지. , 쿠브,크리스토퍼에드워드 , 반트레아세,다나엠. , 벤쿠마한티,수레쉬케이. , 코드레스쿠,루시안
IPC分类号： G06F12/08 , G06F1/32
CPC分类号： G06F12/0804 , G06F1/3275 , G06F1/3287 , G06F12/0806 , G06F12/0846 , G06F2212/1028 , G06F2212/502 , Y02D10/13 , Y02D10/14 , Y02D10/171 , G06F12/08 , G06F1/32
摘要： 상세한설명에개시되는실시예들은하이브리드동시기록/ 후기록캐시정책매니저들및 관련시스템들및 방법들을포함한다. 캐시기입정책매니저는복수의병렬캐시들중 적어도 2개의캐시들이활성인지여부를결정하도록구성된다. 하나또는둘 이상의다른캐시들모두가활성이아니라면, 캐시기입정책매니저는후기록캐시정책을적용할것을병렬캐시들중 활성캐시에명령하도록구성된다. 이러한방식으로, 캐시기입정책매니저는전력을보존하고그리고/또는단독활성프로세서코어의성능을증가시킬수 있다. 하나또는둘 이상의다른캐시들중에서임의의캐시가활성이라면, 캐시기입정책매니저는동시기록캐시정책을적용할것을병렬캐시들중 활성캐시에명령하도록구성된다. 이러한방식으로, 캐시기입정책매니저는다수의프로세서코어들이활성일때 병렬캐시들사이의데이터코히어런시(coherency)를가능하게한다.
摘要翻译：详细描述中公开的实施例包括混合写/高回写高速缓存策略管理器以及相关的系统和方法。高速缓存写策略管理器被配置为确定多个并行高速缓存中的至少两个高速缓存是否是活动的。如果所有一个或多个其他高速缓存都不活动，则缓存写策略管理器被配置为指示并行高速缓存中的活动高速缓存来应用写入黑客缓存策略。以这种方式，缓存写入策略管理器可以节省单个活动处理器核心的功率和/或提高性能。如果一个或多个其他高速缓存中的任一个是活动的，则高速缓存写策略管理器被配置为指示并行高速缓存中的活动高速缓存来应用直写高速缓存策略。以这种方式，当多个处理器核心处于活动状态时，缓存写入策略管理器便于并行高速缓存之间的数据一致性。

39. 发明公开

KR1020170012581A 고성능 인터커넥트 코히어런스 프로토콜 审中-实审
公开(公告)号：KR1020170012581A
公开(公告)日：2017-02-02
申请号：KR1020177001836
申请日：2013-03-15
申请人： 인텔 코포레이션
发明人： 비어스로버트 , 블랭켄쉽로버트지 , 사프라네크로버트제이 , 윌리제프 , 마독스로버트에이 , 스핑크아론티
IPC分类号： G06F13/42 , G06F9/44 , G06F12/0831 , H04L12/54 , H04L12/741
CPC分类号： G06F13/4282 , G06F1/3287 , G06F8/71 , G06F8/73 , G06F8/77 , G06F9/30145 , G06F9/44505 , G06F9/466 , G06F11/1004 , G06F12/0806 , G06F12/0808 , G06F12/0813 , G06F12/0815 , G06F12/0831 , G06F12/0833 , G06F13/22 , G06F13/4022 , G06F13/4068 , G06F13/4221 , G06F13/4286 , G06F13/4291 , G06F2212/1016 , G06F2212/2542 , G06F2212/622 , H04L9/0662 , H04L12/4641 , H04L45/74 , H04L49/15 , Y02D10/13 , Y02D10/14 , Y02D10/151 , Y02D10/40 , Y02D10/44 , Y02D30/30 , H04L12/56
摘要： 특정캐시라인에대응하는코히어런스프로토콜메시지가송신된다. 특정캐시라인과관련된잠재적충돌은식별되고포워드요청은잠재적충돌을식별하도록홈 에이전트에송신된다. 포워드응답은홈 에이전트로부터포워드요청에대해응답하여수신될수 있고충돌에대한응답이결정될수 있다.

40. 发明授权

KR101700261B1 고성능 인터커넥트 코히어런스 프로토콜 有权
公开(公告)号：KR101700261B1
公开(公告)日：2017-01-26
申请号：KR1020157007216
申请日：2013-03-15
申请人： 인텔 코포레이션
发明人： 비어스로버트 , 블랭켄쉽로버트지 , 사프라네크로버트제이 , 윌리제프 , 마독스로버트에이 , 스핑크아론티
IPC分类号： G06F13/42 , G06F9/44 , G06F12/08 , H04L12/54 , H04L12/741
CPC分类号： G06F13/4282 , G06F1/3287 , G06F8/71 , G06F8/73 , G06F8/77 , G06F9/30145 , G06F9/44505 , G06F9/466 , G06F11/1004 , G06F12/0806 , G06F12/0808 , G06F12/0813 , G06F12/0815 , G06F12/0831 , G06F12/0833 , G06F13/22 , G06F13/4022 , G06F13/4068 , G06F13/4221 , G06F13/4286 , G06F13/4291 , G06F2212/1016 , G06F2212/2542 , G06F2212/622 , H04L9/0662 , H04L12/4641 , H04L45/74 , H04L49/15 , Y02D10/13 , Y02D10/14 , Y02D10/151 , Y02D10/40 , Y02D10/44 , Y02D30/30
摘要： 특정캐시라인에대응하는코히어런스프로토콜메시지가송신된다. 특정캐시라인과관련된잠재적충돌은식별되고포워드요청은잠재적충돌을식별하도록홈 에이전트에송신된다. 포워드응답은홈 에이전트로부터포워드요청에대해응답하여수신될수 있고충돌에대한응답이결정될수 있다.

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