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31. 发明授权

KR100555170B1 전자 장치의 테스트 방법, 전자 장치, 및 반도체 장치 失效
标题翻译：电子设备的测试方法和测试电路
公开(公告)号：KR100555170B1
公开(公告)日：2006-03-03
申请号：KR1020000004849
申请日：2000-02-01
申请人： 후지쯔 가부시끼가이샤
发明人： 가토요시하루
IPC分类号： G01R31/303
CPC分类号： G11C29/025 , G01R31/2853 , G11C29/02 , G11C29/36
摘要： 본 발명은 복수개의 버스 라인과 서로 접속된 제1 및 제2 반도체 장치를 포함하는 전자 장치를 테스트하는 방법을 제공한다. 먼저, 제1 반도체 장치는 버스 라인 중 선택된 하나에 제1 논리 출력 신호를 공급한다. 그리고, 제2 반도체 장치는 선택된 버스 라인으로부터 제1 버스 라인 신호를 취득한다. 제1 버스 라인 신호는 선택된 버스 라인이 제1 및 제2 반도체 장치에 바르게 접속되었을 때 상기 제1 논리 출력 신호와 일치한다. 제2 반도체 장치는 제2 논리 출력 신호를 발생시키기 위해 상기 제1 버스 라인 신호를 반전시킨다. 제2 반도체 장치는 제2 논리 출력 신호를 제1 반도체 장치에 전송한다. 제1 반도체 장치는 선택된 버스 라인으로부터 제2 버스 라인 신호를 수신한다. 제2 버스 라인 신호는 선택된 버스 라인이 제1 및 제2 반도체 장치에 바르게 접속되었을 때 제2 논리 출력 신호와 일치한다. 제1 반도체 장치는 제1 반도체 장치와 제2 반도체 장치 사이의 접속 상태를 판정하기 위해 제1 논리 출력 신호와 제2 버스 라인 신호를 비교한다.

32. 发明公开

KR1020020020214A 반도체 장치 无效
标题翻译：半导体器件
公开(公告)号：KR1020020020214A
公开(公告)日：2002-03-14
申请号：KR1020010054625
申请日：2001-09-06
申请人： 후지쯔 가부시끼가이샤
发明人： 고바야시이사무 , 가토요시하루 , 요코야마다카히로
IPC分类号： G11C7/00
CPC分类号： G05F3/242
摘要： PURPOSE: To provide a semiconductor device having an input circuit for a multiple power supply and which can prevent increase in die size while the influence of a noise mixed with a reference potential is cut off. CONSTITUTION: A reference potential generation circuit 11 generates a reference potential Vref on the basis of a first external power supply Vss1. The reference potential Vref is input to a first filter 12, and the first external power supply Vss1 is supplied to the first filter 12. The reference potential Vref is input to a second filter 14, and a second external power supply Vss2 is supplied to the filter 14. The output signal of the first filter 12 is input to a first input circuit 13, and the first external power supply Vss1 is supplied to the input circuit 13. The output signal of the second filter 14 is input to a second input circuit 15, and the second external power supply Vss2 is supplied to the input circuit 15.
摘要翻译：目的：提供一种具有用于多电源的输入电路的半导体器件，并且可以防止在与参考电位混合的噪声的影响被切断时芯片尺寸的增加。构成：基准电位生成电路11基于第一外部电源Vss1生成基准电位Vref。参考电位Vref被输入到第一滤波器12，并且第一外部电源Vss1被提供给第一滤波器12.参考电位Vref被输入到第二滤波器14，并且第二外部电源Vss2被提供给滤波器14.第一滤波器12的输出信号输入到第一输入电路13，第一外部电源Vss1被提供给输入电路13.第二滤波器14的输出信号输入到第二输入电路 15，第二外部电源Vss2被提供给输入电路15。

33. 发明公开

KR1020010082504A 반도체 기억 장치 有权
标题翻译：半导体存储
公开(公告)号：KR1020010082504A
公开(公告)日：2001-08-30
申请号：KR1020000031320
申请日：2000-06-08
申请人： 후지쯔 가부시끼가이샤
发明人： 가토요시하루
IPC分类号： G11C29/00
CPC分类号： G11C7/1045 , G11C11/406
摘要： PURPOSE: To provide a semiconductor storage capable of preventing deterioration of holding characteristics of stored electric charges of a memory cell due to imbalance in transitive voltage values between power source voltage VDD and substrate voltage VBB in the case of transition to a data retention mode and restoration from the mode. CONSTITUTION: The electric charge holding characteristics of the memory cell in transition period is improved by detecting fluctuation of the substrate voltage VBB in accordance with drop of the power source voltage VDD in the case of transition to the data retention mode, shortening cycle of refreshing operation during fluctuation period or simultaneously refreshing plural memory cells. Power consumption is efficiently reduced in the data retention mode by returning the refresh period to original operation period after completion of the transition period.
摘要翻译：目的：提供一种半导体存储器，其能够防止由于在转换到数据保持模式和恢复时的电源电压VDD与衬底电压VBB之间的过渡电压值的不平衡而导致存储单元的存储电荷的保持特性的劣化从模式。构成：通过根据在转换到数据保持模式的情况下的电源电压VDD的下降来检测衬底电压VBB的波动来改善转换期间存储单元的电荷保持特性，缩短刷新操作的周期在波动期间或同时刷新多个存储单元。通过在完成转换周期之后将刷新周期返回到原始操作期间，在数据保持模式中有效地降低功耗。

34. 发明公开

KR1020010078149A 반도체 메모리 장치의 내부 전원 전압 발생 회로 및 그 제어 방법 有权
标题翻译：半导体器件的内部电源电压发生电路及其控制方法
公开(公告)号：KR1020010078149A
公开(公告)日：2001-08-20
申请号：KR1020010004204
申请日：2001-01-30
申请人： 후지쯔 가부시끼가이샤
发明人： 고바야시이사무 , 가토요시하루 , 나가이겐지
IPC分类号： G11C5/14
CPC分类号： G05F3/242
摘要： PURPOSE: Disclosed is an internal power source voltage generating circuit in which power consumption is reduced at the time of active pause. CONSTITUTION: An over-drive driving circuit(13) supplies power source voltage Vdd to a power source line(L1). First and second voltage drop regulators(11,12) supply reference voltage Vii of which a potential is lower than the power source voltage 'Vdd to the power source line(L1). Driving capability of the second voltage drop regulator(12) is less than that of the first voltage drop regulator(11), and it is such capability that the minimum power required for a sense amplifier system internal circuit(15) can be supplied. When the over-drive driving circuit(13) is made active and a pair of bit line is made reference voltage Vii, it is made inactive. When the first, voltage drop regulator(11) is made active, it is activated, and when it is made active pause, it is made inactive. The second voltage regulator(12) is activated always.
摘要翻译：目的：公开了在主动暂停时功耗降低的内部电源电压发生电路。构成：过驱动驱动电路（13）将电源电压Vdd提供给电源线（L1）。第一和第二电压降调节器（11,12）提供电压低于电源线（L1）的电源电压Vdd的参考电压Vii。第二压降调节器（12）的驱动能力小于第一电压降调节器（11）的驱动能力，并且能够提供读出放大器系统内部电路（15）所需的最小功率。当使驱动驱动电路（13）变为有效并且一对位线成为基准电压Vii时，使其变为无效。当第一个电压降稳压器（11）激活时，它被激活，并且当其被激活的暂停时，它被使得不活动。第二个稳压器（12）始终被激活。

35. 发明公开

KR1020010077975A 반도체 집적 회로 및 반도체 집적 회로의 내부 전원 전압발생 방법 有权
标题翻译：半导体集成电路的半导体集成电路和内部电源电压生成方法
公开(公告)号：KR1020010077975A
公开(公告)日：2001-08-20
申请号：KR1020010001727
申请日：2001-01-12
申请人： 후지쯔 가부시끼가이샤
发明人： 가토요시하루 , 와카스기노부요시
IPC分类号： G11C11/4074
CPC分类号： G05F1/465
摘要： PURPOSE: To generate surely internal power source voltage when external power source voltage is low, in a semiconductor integrated circuit having a voltage generating circuit generating internal power source voltage using external power source voltage. CONSTITUTION: This device is provided with a voltage generating circuit and a power-on circuit. The voltage generating circuit is controlled by reference voltage, and generates internal power source voltage to be supplied to an internal circuit using external power source voltage externally supplied. When both of external power source voltage and internal power source voltage exceed the prescribed value, the power-on circuit non-activates a power-on reset signal resetting the prescribed internal circuit. The voltage generating circuit supplies forcedly external power source voltage as internal power source voltage at the time of activation of a power-on reset signal. Therefore, when external power source voltage is lower and the voltage generating circuit does not operate normally such as at the time of power-on and the like, internal power source voltage is generated following external power source voltage.
摘要翻译：目的：在外部电源电压低的情况下，在具有使用外部电源电压产生内部电源电压的电压产生电路的半导体集成电路中产生内部电源电压。构成：本设备配有电压发生电路和上电电路。电压发生电路由参考电压控制，并使用外部提供的外部电源电压产生内部电源电压供给内部电路。当外部电源电压和内部电源电压都超过规定值时，上电电路不启动复位规定内部电路的上电复位信号。电压产生电路在激活上电复位信号时提供强制外部电源电压作为内部电源电压。因此，当外部电源电压较低并且电压产生电路如上电等等时不能正常工作时，在外部电源电压之后产生内部电源电压。

36. 发明公开

KR1019990087867A 입력회로 有权
公开(公告)号：KR1019990087867A
公开(公告)日：1999-12-27
申请号：KR1019990007049
申请日：1999-03-04
申请人： 후지쯔 가부시끼가이샤
发明人： 이시노고우지 , 가토요시하루
IPC分类号： H03K19/0175
摘要： 본 발명은 외부에서 입력되는 클록 신호 및 입력 신호를 증폭하는 증폭기를 구비한 반도체 장치에서 각 증폭 신호의 위상의 상대적인 어긋남을 방지하는 것을 목적으로 한다.
제1 증폭기(1)는 동작 전원(V1, V2)의 공급에 기초하여 외부 클록 신호 EXCLK를 증폭한 클록 신호 CLK를 생성한다. 제2 증폭기(2)는 외부 전원을 승압 또는 강압한 내부 전원(V3, V4)의 공급에 기초하여 외부 입력 신호 EXin을 증폭한 입력 신호 in을 생성한다. 내부 회로(3)는 상기 제1 증폭기(1)에서 생성된 클록 신호 CLK에 기초하여 상기 제2 증폭기(2)에서 생성된 입력 신호 in을 입력으로 한다. 동기 수단(4)은 상기 제1 증폭기(1)에 공급되는 동작 전원(V1, V2)을 제2 증폭기(2)에 공급되는 내부 전원(V3, V4)과 동기하여 변화시킨다.

37. 发明授权

KR100121465B1 반도체 기억 장치 및 그 장치의 동작 시험 방법 失效
标题翻译：半导体存储器及其执行测试方法
公开(公告)号：KR100121465B1
公开(公告)日：1997-12-05
申请号：KR1019940005307
申请日：1994-03-17
申请人： 후지쯔 가부시끼가이샤 , 후지쓰브이엘에스아이가부시키가이샤
发明人： 가토요시하루
IPC分类号： G11C29/00
CPC分类号： G11C29/50012 , G11C11/401 , G11C29/40 , G11C29/50
摘要： 본 발명은 반도체 메모리 장치에 관한 것이다. 판독제어신호는 판독 모드의 외부로 입력되고, 시험모드신호는 메모리 셀을 시험하는 모드의 외부로 입력된다. 판독제어신호의 입력에 따라 복수의 메모리 셀로부터 판독되는 복수의 판독 데이타는 복수의 래치회로에 의하여 래치된다. 래치회로의 출력신호는 래치회로의 출력신호가 동일한가를 점검하고 1 비트의 압축 데이타의 형태로 합성신호를 출력시키는 데이타 압축기로 입력된다. 데이타 압축기의 출력신호는 시험모드신호의 입력에 따라 데이타 압축기의 출력신호를 출력시키는 출력회로로 입력된다. 프리세트 회로는 시험모드신호 및 판독제어신호를 토대로 상이한 데이타를 래치시키는 래치회로를 포함한다.

38. 发明公开

KR1019940022585A 반도체 기억 장치 및 그 장치의 동작 시험 방법 失效
标题翻译：半导体存储器件和用于测试其操作的方法
公开(公告)号：KR1019940022585A
公开(公告)日：1994-10-21
申请号：KR1019940005307
申请日：1994-03-17
申请人： 후지쯔 가부시끼가이샤 , 후지쓰브이엘에스아이가부시키가이샤
发明人： 가토요시하루
IPC分类号： G11C29/00
摘要： 본 발명은 반도체 메모리 장치에 관한 것이다. 판독제어신호는 판독 모드의 외부로 입력되고, 시험모드신호는 메모리 셀을 시험하는 모드의 외부로 입력된다. 판독제어신호의 입력에 따라 복수의 메모리 셀로부터 판독되는 복수의 판독 데이터는 복수의 래치회로에 의하여 래치된다. 래치회로의 출력신호는 래치회로의 출력신호가 동일한가를 점검하고 1 비트의 압축 데이터의 형태로 합성신호를 출력시키는 데이터 압축기로 입력된다. 데이터 압축기의 출력신호는 시험모드신호의 입력에 따라 데이터 압축기의 출력신호를 출력시키는 출력회로로 입력된다. 프레세트 회로는 시험모드신호 및 판독제어신호를 토대로 상이한 데이터를 래치시키는 래치회로를 포함한다.

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