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21. 发明公开

KR1020090104362A 인버터 회로 无效
标题翻译：逆变器电路
公开(公告)号：KR1020090104362A
公开(公告)日：2009-10-06
申请号：KR1020080029757
申请日：2008-03-31
申请人： 한양대학교 산학협력단
发明人： 권오경
IPC分类号： H03K19/20
CPC分类号： H03K19/20 , H03K19/0013 , H03K19/0016 , H03K19/017
摘要： PURPOSE: An inverter circuit is provided to reduce a manufacturing cost by making a single inverter circuit of the same type transistors. CONSTITUTION: An inverter circuit includes first and second transistors. The first and second transistors(P1,P2) are serially connected between the first power source(the high level power supply) and the second power source(the low level power supply). The third transistor(P3) is connected between the gate electrode and drain electrode of the second transistor. The input terminal is connected to the gate electrodes of the first and third transistors. An output terminal is connected to common nodes of the first and second transistors.
摘要翻译：目的：提供一种逆变器电路，通过制造同型晶体管的单个逆变器电路来降低制造成本。构成：逆变器电路包括第一和第二晶体管。第一和第二晶体管（P1，P2）串联连接在第一电源（高电平电源）和第二电源（低电平电源）之间。第三晶体管（P3）连接在第二晶体管的栅电极和漏电极之间。输入端子连接到第一和第三晶体管的栅电极。输出端子连接到第一和第二晶体管的公共节点。

22. 发明公开

KR1020090081687A ＭＴＣＭＯＳ 회로를 구비한 동적 논리 회로 및 동적 논리회로의 인버터 有权
标题翻译：具有多路CMOS电路的动态逻辑电路及其逆变器
公开(公告)号：KR1020090081687A
公开(公告)日：2009-07-29
申请号：KR1020080007683
申请日：2008-01-24
申请人： 명지대학교 산학협력단
发明人： 정태경
IPC分类号： H03K19/20
CPC分类号： H03K19/0016 , H03K3/356139 , H03K19/017
摘要： A dynamic logic circuit having a MTCMOS(Multi-Threshold CMOS) circuit and an inverter thereof are provided to increase an operating speed and to reduce relatively constant power by forming transistors having one of at least two critical voltages. A dynamic logic circuit having a MTCMOS circuit includes a pre-charge transistor, an evaluation circuit(10), and an inverter(20). The pre-charge transistor is used for pre-charging a first node to a first voltage according to a first clock signal. The evaluation circuit is connected with the first node in order to receive the first clock signal and one or more logic input signal. The evaluation circuit is operated to induce a second voltage to the first node according to the first clock signal and the logic input signal. The inverter includes an input terminal connected to the first node and an output terminal connected to an output node. The inverter is installed between a first voltage node and a second voltage node in order to invert an input signal controlling a conducting state according to the second clock signal.
摘要翻译：提供具有MTCMOS（多阈值CMOS）电路及其反相器的动态逻辑电路，以通过形成具有至少两个临界电压中的一个的晶体管来提高工作速度并减少相对恒定的功率。具有MTCMOS电路的动态逻辑电路包括预充电晶体管，评估电路（10）和逆变器（20）。预充电晶体管用于根据第一时钟信号将第一节点预充电到第一电压。评估电路与第一节点连接，以便接收第一时钟信号和一个或多个逻辑输入信号。操作评估电路以根据第一时钟信号和逻辑输入信号向第一节点引发第二电压。逆变器包括连接到第一节点的输入端子和连接到输出节点的输出端子。逆变器安装在第一电压节点和第二电压节点之间，以便根据第二时钟信号反转控制导通状态的输入信号。

23. 发明授权

KR100864827B1 ＭＩＴ 소자를 이용한 논리회로 失效
标题翻译：逻辑电路采用金属绝缘体转换器MIT器件
公开(公告)号：KR100864827B1
公开(公告)日：2008-10-23
申请号：KR1020070011121
申请日：2007-02-02
申请人： 한국전자통신연구원
发明人： 임정욱 , 윤선진 , 김현탁
IPC分类号： H03K19/20
CPC分类号： H03K19/20
摘要： 본 발명은 종래의 실리콘 반도체 기반의 논리소자들의 문제점들 극복하기 위하여, 전계 또는 전압의 변화에 따라 절연체에서 금속으로 불연속 전이를 일으키는 MIT 소자를 이용하여 논리 연산을 수행할 수 있는 MIT 소자를 이용한 논리회로를 제공한다. 그 논리회로는 MIT(metal-insulator transition) 박막 및 MIT 박막에 컨택하는 전극 박막을 구비하고 전이 전압(V
T )에서 불연속 MIT가 일어나는 MIT 소자를 적어도 1개 구비한 MIT 소자부; MIT 소자에 전원을 인가하는 전원을 적어도 1개 포함하는 전원부; 및 MIT 소자에 연결된 적어도 1개의 저항;을 포함하고, 전원을 통해 인가된 신호에 대하여 논리 연산된 신호를 출력한다.

24. 发明授权

KR100701200B1 파워 소모를 일정하게 하는 상보 논리 회로 장치 有权
标题翻译：互补逻辑电路，用于恒定功耗
公开(公告)号：KR100701200B1
公开(公告)日：2007-03-29
申请号：KR1020050064551
申请日：2005-07-16
申请人： 학교법인 포항공과대학교 , 포항공과대학교 산학협력단
发明人： 김영환 , 이종석
IPC分类号： H03K19/20 , H03K19/00
摘要： 본 발명은 파워 분석을 통한 보안 공격에 강할 수 있도록 NMOS 논리회로가 포함하는 두 상보 관계의 회로를 대칭적으로 구성함으로써 파워 소모의 불일치를 최소화하고 파워 소모를 일정하게 하는 상보 논리 회로 장치 및 상보 논리 회로 구성 방법에 관한 것이다. 이를 위한 본 발명은, 파워 소모를 일정하게 하는 상보 논리 회로 장치에 있어서, 상호간에 상보적인 관계에 있는 제1 논리회로부와 제2 논리회로부를 포함하고, 상기 제1 논리회로부와 제2 논리회로부는 대칭적으로 구성되는 것을 특징으로 한다.

25. 发明公开

KR1020070001735A 반도체 소자 失效
标题翻译：半导体器件
公开(公告)号：KR1020070001735A
公开(公告)日：2007-01-04
申请号：KR1020050057368
申请日：2005-06-29
申请人： 에스케이하이닉스 주식회사
发明人： 최병진
IPC分类号： H03K19/20 , H03K19/00
CPC分类号： H03K19/20 , H03K19/00361
摘要： A semiconductor device is provided to prevent jitter by outputting an output signal with an equal operation speed although any input signal of a plurality of input signals has a level shifted in one NOR gate. A first pull-up part(100) includes a plurality of pull-up devices(P21,P23) performing pull-up driving of an output stage(out) by being connected serially with each other as operating in response to one of a plurality of input signals. A second pull-up part(200) includes a plurality of pull-up devices(P22,P24) by being connected serially with each other as operating in response to one of the plurality of input signals. A plurality of pull-down devices(N21,N22) operates in response to one of the plurality of input signals respectively, and performs pull-down driving of the output stage by being connected in parallel with each other.
摘要翻译：提供了一种半导体器件，用于通过以相等的操作速度输出输出信号来防止抖动，尽管多个输入信号的任何输入信号在一个或非门中具有电平移位。第一上拉部分（100）包括多个上拉装置（P21，P23），其通过相互串联连接而进行上拉驱动输出级（out），作为响应于多个的输入信号。第二上拉部分（200）包括多个上拉装置（P22，P24），它们通过响应多个输入信号中的一个而相互串联连接。多个下拉装置（N21，N22）分别响应多个输入信号之一而工作，并且通过彼此并联连接来进行输出级的下拉驱动。

26. 发明授权

KR100387971B1 논리게이트회로,반도체메모리장치의센스회로및그들을사용한반도체메모리장치. 失效
标题翻译： 논리게이트회로，반도체메모리장치의센스회로및그들을사용한반도체메모리장치。
公开(公告)号：KR100387971B1
公开(公告)日：2003-09-13
申请号：KR1019950008930
申请日：1995-04-17
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 유꾸따께세이고 , 이와무라마사히로 , 미쯔모또긴야 , 아끼오까다까시 , 아끼야마노보루
IPC分类号： H03K19/20
CPC分类号： G11C29/028 , G11C7/1051 , G11C11/41 , G11C29/34 , G11C29/50 , G11C2029/5004
摘要： A logic circuit is provided for a memory device which can be operated at a high speed with a lower voltage power source level than conventional devices. This logic circuit can be used in a multi-bit test circuit executing the wired-OR-logic operation of complementary logic signals from a plurality of pre-sense amplifiers, receiving the output of the wired-OR-logic operation by an emitter follower using a bipolar transistor, and outputting an AND signal of the complementary logic signals by a level comparing circuit. A sense amplifier is also provided for executing the wired-OR-logic operation of complementary logic signals from a plurality of pre-sense amplifiers, raising the level of the output of the wired-OR-logic operation by a level shift circuit having a semiconductor element for applying an inverse bias potential to an input signal, executing the wired-OR-operation of the shifted up output and outputs from other blocks, and receiving and amplifying the output of the wired-OR-logic operation.
摘要翻译：提供一种用于存储器件的逻辑电路，该存储器件能够以比常规器件更低的电压电源电平高速工作。该逻辑电路可以用于执行来自多个前置读出放大器的互补逻辑信号的线或逻辑操作的多位测试电路，其通过射极跟随器接收线或逻辑操作的输出，双极型晶体管，并且通过电平比较电路输出互补逻辑信号的与信号。还提供读出放大器，用于执行来自多个前置读出放大器的互补逻辑信号的线或逻辑操作，通过具有半导体的电平移位电路提高线或逻辑操作的输出电平用于向输入信号施加反向偏置电位，执行向上移位输出和来自其它块的输出的线或操作，以及接收并放大线或门逻辑操作的输出。

27. 发明授权

KR100314732B1 논리합회로를이용한상태머신 失效
标题翻译：状态机使用逻辑和电路
公开(公告)号：KR100314732B1
公开(公告)日：2002-01-17
申请号：KR1019980040399
申请日：1998-09-28
申请人： 에스케이하이닉스 주식회사
发明人： 진경천
IPC分类号： H03K19/20
摘要： 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 논리합 회로를 이용한 상태 머신에 관한 것이다.
2. 발명이 이루고자하는 기술적 과제
PMOS 트랜지스터와 NMOS 트랜지스터가 각각 쌍(pair)으로 구성되어 레이아웃 면적이 크게 필요한 종래의 논리합 회로에서 트랜지스터의 수를 줄여 레이아웃 면적을 감소시킨다.
3. 발명의 해결 방법의 요지
클럭 신호에 따라 전원 전압을 공급하는 PMOS 트랜지스터와, 반전된 입력 신호에 따라 상기 PMOS 트랜지스터를 통해 공급받은 전원 전압을 출력하는 다수의 PMOS 트랜지스터와, 상기 클럭신호에 따라 상기 출력을 제어하는 NMOS 트랜지스터로 구성된 논리합 회로를 이용하여 상태 머신을 구성한다.

28. 发明授权

KR100292454B1 집적 반도체 회로 失效
公开(公告)号：KR100292454B1
公开(公告)日：2001-06-01
申请号：KR1019930019615
申请日：1993-09-24
申请人： 지멘스 악티엔게젤샤프트
发明人： 보블레스,가리-알렉산더
IPC分类号： H03K19/20
摘要： 집적 반도체 회로는 3진 입력 신호를 받기위한 회로의 한 입력, 및 상기 입력 신호로부터 변환된 2개의 2진 출력 신호를. 공급하기 위한 회로의 두 출력을 포함한다. 제 1, 제 2, 제 3 및 제 4 저항은 동작 전압 전위와 기준 전위 사이에 직렬로 연결되며, 제 1 저항과 제 2 저항 사이에는 제 1 접속노드가, 제 2 저항과 제 3 저항 사이에는 제 2 접속노드가, 제 3 저항과 제 4 저항 사이에는 제 3 접속노드가 형성된다. 제 2 접속노드는 회로의 입력을 형성한다. 제 1 드레쉬홀드 값 결정회로는 제 1 접속노드에 연결된 입력, 및 출력을 가진다. 제 2 드레쉬홀드 값 결정회로는 제 3 접속 노드에 연결된 입력, 및 출력을 가진다. 논리회로는 드레쉬홀드 값 결정회로의 출력에 연결되고, 회로의 출력을 형성하는 출력을 가진다.

29. 发明授权

KR100231806B1 출력 지연 균일화 논리 회로 및 이를 구비한 반도체 집적 회로 배열 失效
标题翻译：不同输入输出延迟的逻辑电路
公开(公告)号：KR100231806B1
公开(公告)日：1999-12-01
申请号：KR1019970031758
申请日：1997-07-01
申请人： 닛본 덴끼 가부시끼가이샤
发明人： 오하시마사유키
IPC分类号： H03K19/20
CPC分类号： H01L27/0207 , H01L27/088 , H03K19/00323 , H03K19/0944
摘要： 제1 내지 N번째 입력 단자에 연결되고, 제1입력 내지 N번째 입력 신호를 공급받는 제1 내지 N번째 입력 단자 상의 동작을 수행하기 위한 제1 및 제2전력 공급선(2, 3)에 연결된 논리 회로에서, 상기 논리 회로는, 제1내지 제4트랜지스터 어레이(TA1-TA4)를 갖고, 이들의 각각은 제1 및 제2전력 공급선에 연결되어 있으며, 여기서, N은 1보다 큰 정수이다. 제1 내지 제4트랜지스터 어레이의 각각은 직렬로 연결된 입력 단자의 동일한 수의 트랜지스터를 갖는다. 각 트랜지스터는 MIS(금속 절연물 반도체)타입이고 하나의 게이트를 갖는다. 제1 내지 제4트랜지스터 어레이의 각 트랜지스터 어레이의 각 트랜지스터는, 제1 내지 N번째 입력 단자의 특정 입력 단자에 연결된 게이트를 갖는 트랜지스터와 제1전력 공급선과 제2전력 공급선 중의 하나 사이에 연결된 트랜지스터의 수가, 상기 특정 입력 단자를 제외한 제1 내지 N번째 입력 단자의 각각에 연결된 게이트를 갖는 트랜지스터와 제1전력 공급선과 제2전력 공급선 중의 하나 사이에 연결된 트랜지스터의 수가 같게 되도록, 제1 내지 N번째 입력 단자 중의 임의의 하나에 연결된 게이트를 갖는다.

30. 发明授权

KR100210462B1 콜렉터 도트 앤드회로 失效
标题翻译：收集器和电路
公开(公告)号：KR100210462B1
公开(公告)日：1999-07-15
申请号：KR1019910019001
申请日：1991-10-28
申请人： 소니 주식회사
发明人： 코마쯔요시히로 , 카와따마사또
IPC分类号： H03K19/20
CPC分类号： H03K3/2885 , H03K19/086
摘要： 본 발명은 콜렉터 도트 앤드회로에 관한 것으로, 특히 다출력의 앤드회로를 콜렉터 도트 앤드회로로 구성하는데 사용하기 적합한 것이다.
종래의 기술에서, A/D 변환기를 종래의 콜렉터 도트 앤드회로에 의해 구성하도록 하면, 게이트가 그 정도만큼의 여분이 필요하게 되어 전체회로의 규모가 대형화되어 버리는 불합리한 점이 있었고, 또한, 게이트 수가 많아짐에 따라 신호의 딜레이가 많아짐과 동시에, 소비전력이 증가하여 버리는 불합리한 점이 있었다.
이에따라, 본 발명은 상기한 문제점을 해소하기 위해 안출된 것으로써, 한쪽 트랜지스터의 출력전극에 복수의 출력용 트랜지스터를 캐스코우드 접속하고, 인접한 회로에 의해 논리적 신호를 얻기 위한 출력과는 다른 출력을 상기 한쪽의 트랜지스터로 부터 얻을 수 있도록 함과 동시에, 상기 다른쪽의 트랜지스터의 출력전극에도 상기 한쪽의 트랜지스터에 캐스코우드 접속되어 있는 상기 출력용 트랜지스터와 같은수의 트랜지스터를 캐스코우드 접속하고, 상기 한쪽의 트랜지스터의 출력전극에 흐르는 전류와 같은 크기의 전류가 상기 다른쪽의 트랜지스터의 출력전극에도 흐르게 하고, 그리고 분류(分流)한 수에 대응한 크기의 전류를 상기 차동회로에 공급하도록 구성하므로서, 앤드게이트를 조합시켜 여러가지의 회로를 구성할때 필요한 게이트수� �� 줄일 수 있도록한 콜렉터 도트 앤드회로에 관한 것이다.

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