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21. 发明公开

KR1020130015460A 반도체 장치의 카운팅 회로 및 이를 이용한 반도체 장치의 듀티 보정 회로 无效
标题翻译：使用该半导体器件的半导体器件和占空比校正电路的代码匹配电路
公开(公告)号：KR1020130015460A
公开(公告)日：2013-02-14
申请号：KR1020110077463
申请日：2011-08-03
申请人： 에스케이하이닉스 주식회사
发明人： 최해랑 , 김용주
IPC分类号： G11C7/22
CPC分类号： H03K5/1565 , H03K21/38
摘要： PURPOSE: A counting circuit of a semiconductor device and a duty correcting circuit of the semiconductor device using the same are provided to minimally maintain error probability by selectively supplying an operation clock to a code counting circuit. CONSTITUTION: A plurality of counting units(500-504) count each bit of a counting code in response to a plurality of counting clocks and controls a counting direction in response to a counting control signal. A clock toggling control unit(540) controls the number of clocks which are toggled in response to the clock control signal. A counting operation control unit(580) compares a counting code value with a preset code value and determines the value of a counting control signal according to a comparison result. [Reference numerals] (500) Counting unit 0; (501) Counting unit 1; (502) Counting unit 2; (503) Counting unit 3; (504) Counting unit 4; (540) Clock toggling control unit; (580) Counting operation control unit; (AA) Selected by a designer
摘要翻译：目的：提供半导体器件的计数电路和使用其的半导体器件的占空比校正电路，通过向代码计数电路选择性地提供操作时钟来最小化维持误差概率。构成：响应于多个计数时钟，多个计数单元（500-504）对计数代码的每一位进行计数，并且响应于计数控制信号控制计数方向。时钟切换控制单元（540）控制响应于时钟控制信号而被切换的时钟的数量。计数操作控制单元（580）将计数代码值与预设代码值进行比较，并根据比较结果确定计数控制信号的值。（附图标记）（500）计数单元0; （501）计数单元1; （502）计数单元2; （503）计数单元3; （504）计数单元4; （540）时钟切换控制单元; （580）计数操作控制单元; （AA）由设计师选择

22. 发明公开

KR1020110039019A 소수배 타입의 주파수 분주기 失效
标题翻译：分数分频器
公开(公告)号：KR1020110039019A
公开(公告)日：2011-04-15
申请号：KR1020090096275
申请日：2009-10-09
申请人： 한국과학기술원
发明人： 이상국 , 김승진
IPC分类号： H03K21/00 , H03K23/64
CPC分类号： H03K21/38 , H03K23/44 , H03K23/662
摘要： PURPOSE: A fractional frequency divider is provided to perform a rapid operation through a static logic circuit by using a TSPC(True Single Phase Clock) D-flip flop having a relatively high speed. CONSTITUTION: The inputs of a DFF#1(110) and a DFF#2 are connected to a VDD. An OR gate(130) makes all the inputs of the DFF#1 and the DFF#2 be in a low level. The OR gate sends a High as output, and a multiplexer(170) connects an NANDout(160) to an R and R_bar corresponding to a node having a reset function. The R and R_bar are a reset switch connected to the DFF#1, the DFF#2, DFF#3, and DFF#4.
摘要翻译：目的：提供一个分数分频器，通过使用具有相对较高速度的TSPC（True Single Phase Clock）D触发器，通过静态逻辑电路执行快速操作。构成：DFF＃1（110）和DFF＃2的输入端连接到VDD。或门（130）使得DFF＃1和DFF＃2的所有输入都处于低电平。 OR门发送High作为输出，并且多路复用器（170）将NANDout（160）连接到对应于具有复位功能的节点的R和R_bar。 R和R_bar是连接到DFF＃1，DFF＃2，DFF＃3和DFF＃4的复位开关。

23. 发明公开

KR1020100027396A 프로그램 가능한 주파수 분주기 및 분주 방법 有权
标题翻译：可编程频率分频器和频率分配方法
公开(公告)号：KR1020100027396A
公开(公告)日：2010-03-11
申请号：KR1020080086297
申请日：2008-09-02
申请人： 고려대학교 산학협력단
发明人： 김수원 , 김규영
IPC分类号： H03K23/00 , H03L7/183
CPC分类号： H03L7/193 , H03K21/38 , H03K23/667 , H03K23/68
摘要： PURPOSE: A programmable frequency divider and a dividing method thereof are provided to secure performance at a high speed by reducing a fan-out. CONSTITUTION: A division clock generator(21) generates a division clock by dividing the frequency of an input clock into a first division ratio or a second division ratio according to a division ratio control signal. A counter(22) counts the number of Douts. The counter serially performs the swallow mode counting and program mode counting of the CNT. A control signal generator(23) generates an MC signal using the number of the swallow mode counting and program mode counting. The control signal generator generates a reset control signal of the counting unit.
摘要翻译：目的：提供可编程分频器及其分频方法，以通过减少扇出来高速保持性能。构成：分频时钟发生器（21）通过根据分频比控制信号将输入时钟的频率除以第一分频比或第二分频比来产生除法时钟。计数器（22）计数Douts的数量。计数器串行执行CNT的燕窝模式计数和程序模式计数。控制信号发生器（23）使用吞咽模式计数和程序模式计数的数量产生MC信号。控制信号发生器产生计数单元的复位控制信号。

24. 发明公开

KR1020090120975A 카운팅 회로 및 이를 이용한 어드레스 카운터 失效
标题翻译：计数电路和地址计数器
公开(公告)号：KR1020090120975A
公开(公告)日：2009-11-25
申请号：KR1020080047043
申请日：2008-05-21
申请人： 에스케이하이닉스 주식회사
发明人： 윤미선 , 양철우 , 임상오
IPC分类号： G11C8/04 , G11C7/20 , G11C7/22
CPC分类号： H03K21/38 , G11C8/04 , H03K23/54 , G11C7/1051 , G11C7/22
摘要： PURPOSE: A counting circuit and an address counter using the same are provided to enable free setting of a counting circuit by controlling a clock signal for preventing an errors in the operation. CONSTITUTION: A counting circuit includes first to fifth flip-flops(110-140) and a logical operation unit. The initial values for the first to fourth flip-flops are determined by a preset control signal inputted to a set terminal of 4 bits, and output a signal, which is inputted to an input terminal, to an output terminal according to a clock signal. The fifth flip-flop is connected to the output terminal of the fourth flip-flop, and synchronizes and outputs a clock signal to the output terminal of the fourth flip-flop. The logical operation unit outputs first and second counting signals through the logical operation of the output signal which is outputted from the fourth flip-flop.
摘要翻译：目的：提供一个计数电路和一个使用该计数电路的地址计数器，通过控制一个时钟信号来实现计数电路的自由设置，以防止操作中的错误。构成：计数电路包括第一至第五触发器（110-140）和逻辑运算单元。第一至第四触发器的初始值由输入到4位的设定端的预置控制信号确定，并根据时钟信号将输入到输入端的信号输出到输出端。第五触发器连接到第四触发器的输出端，并且将时钟信号同步并输出到第四触发器的输出端。逻辑运算单元通过从第四触发器输出的输出信号的逻辑运算输出第一和第二计数信号。

25. 发明公开

KR1020040103013A 클럭 분주기 无效
标题翻译：时钟分配器产生具有6个时期的输出信号输入信号周期的数值
公开(公告)号：KR1020040103013A
公开(公告)日：2004-12-08
申请号：KR1020030034894
申请日：2003-05-30
申请人： 매그나칩 반도체 유한회사
发明人： 양승원
IPC分类号： H03K21/10
CPC分类号： H03K21/38 , H03K23/66
摘要： PURPOSE: A clock divider is provided to generate signals having a period which is 6 times the amount of the input period by using a conventional 8-times clock divider. CONSTITUTION: A clock divider includes first through third flip-flops(10,11,12), first and second XOR gates(XOR1,XOR2), first and second AND gates(AND1,AND2), a first NAND gate(NAND1), a first OR gate(OR1). The first flip-flop receives a reset signal and an input clock as an input and a negative output signal of the first flip-flop as a feedback input, and generates a signal having a doubled-period. The first XOR gate receives the output signal of the first flip-flop and a negative output signal of the second flip-flop and generates an input signal of the first AND gate. The first NAND gate receives an output of the first flip-flop and a negative output of the second flip-flop and generate an input signal of the second XOR gate. The first OR gate receives negative outputs of the first and third flip-flops and generates an input signal of the second OR gate.
摘要翻译：目的：使用时钟分频器，通过使用传统的8倍时钟分频器来产生周期为输入周期数量的6倍的信号。构成：时钟分频器包括第一至第三触发器（10,11,12），第一和第二异或门（XOR1，XOR2），第一和第二与门（AND1，AND2），第一与非门（NAND1）第一个或门（OR1）。第一触发器接收复位信号和输入时钟作为第一触发器的输入和负输出信号作为反馈输入，并产生具有双倍周期的信号。第一XOR门接收第一触发器的输出信号和第二触发器的负输出信号，并产生第一与门的输入信号。第一NAND门接收第一触发器的输出和第二触发器的负输出，并产生第二异或门的输入信号。第一或门接收第一和第三触发器的负输出并产生第二或门的输入信号。

26. 发明公开

KR1020010087504A 카운터회로 无效
标题翻译：计数器电路
公开(公告)号：KR1020010087504A
公开(公告)日：2001-09-21
申请号：KR1020000011261
申请日：2000-03-07
申请人： 엘에스산전 주식회사
发明人： 조계석
IPC分类号： H03K23/54
CPC分类号： H03K21/38 , G06F1/08
摘要： PURPOSE: A counter circuit is provided to exactly count a counting value without an error by instantaneously performing a preset operation on a counter through comparator and multiplexor operations. CONSTITUTION: A counter(100) is activated by a count enable signal(G) of an MPU(micro processing unit)(200), counts a rising edge of a clock(CK) inputted by an up/down control signal(UP/DOWN), outputs a counting signal(CNT) corresponding to the counted rising edge. When a preset control signal(LD) is activated, the counter(10) is preset to an initially set data value. The MPU(200) controls an enable operation of the counter(100) and sets an upper counting limit(HI) and a lowest counting limit(LO) to output them. First and second latches(300,400) receives the upper counting limit(HI) and the lowest counting limit(LO), respectively, from the MPU(200) to latch them. A multiplexor(500) receives output signals(HI1,LO1) of the first and second latches(300,400) and selects one of them according to the up/down control signal(UP/DOWN) to output it. A first comparator(600) receives the counting signal(CNT) of the counter(100) and the output signal(HI1) of the first latch(300), and compares them to output a comparing signal(GT) according to the comparison result. A second comparator(700) receives the counting signal(CNT) of the counter(100) and the output signal(LO1) of the second latch(400) and compares them to output a comparing signal(LT) according to the comparison result. A NOR gate(800) receives the output signal of the first and second comparator(600,700) and performs a NOR operation thereon to the preset control signal(LD).
摘要翻译：目的：通过比较器和多路复用器操作，通过在计数器上即时执行预置操作，提供一个计数器电路来精确计数一个计数值而不会产生误差。构成：计数器（100）由MPU（微处理单元）（200）的计数使能信号（G）激活，对由上/下控制信号（UP / DOWN）输入的时钟（CK）的上升沿进行计数， DOWN），输出与计数的上升沿对应的计数信号（CNT）。当预设控制信号（LD）被激活时，计数器（10）被预设为初始设置的数据值。 MPU（200）控制计数器（100）的使能操作，并设置上限计数限制（HI）和最低计数限制（LO）以输出它们。第一和第二锁存器（300,400）分别从MPU（200）接收上限计数限制（HI）和最低计数限制（LO）以将其锁存。复用器（500）接收第一和第二锁存器（300,400）的输出信号（HI1，LO1），并根据上/下控制信号（UP / DOWN）选择其中之一，以输出它们。第一比较器（600）接收计数器（100）的计数信号（CNT）和第一锁存器（300）的输出信号（HI1），并根据比较结果进行比较输出比较信号（GT）。第二比较器（700）接收计数器（100）的计数信号（CNT）和第二锁存器（400）的输出信号（LO1），并根据比较结果进行比较以输出比较信号（LT）。 NOR门（800）接收第一和第二比较器（600,700）的输出信号，并对其进行NOR运算到预设控制信号（LD）。

27. 实用新型

KR2019980009909U 신호펄스간의 시간측정기능을 갖는 카운터 제어장치 失效
标题翻译：具有时间信号脉冲之间测量功能计数器控制装置
公开(公告)号：KR2019980009909U
公开(公告)日：1998-04-30
申请号：KR2019960020094
申请日：1996-07-05
申请人： 삼성전자주식회사
发明人： 전성곤
IPC分类号： H03K23/00
CPC分类号： H03K21/38 , G01R29/0273 , G09G5/006 , H04N5/04 , H04N5/68 , H04N17/04
摘要： 본고안은신호펄스간의시간측정기능을갖는카운터제어장치에관한것으로, 소정주기의클럭을발생시키는클럭발생부와; 상기클럭발생부로부터입력되는클럭신호를카운트하는카운터와; 소정의시점에서상기카운터의카운트값을소거시키고카운트를개시시키도록시작제어신호를출력하는시작제어부와; 소정의시점에서상기카운터의카운트를중지시키도록스톱제어신호를출력하는스톱제어부와; 소정의시점에서상기카운터가카운트값을출력시키도록랫치제어신호를출력하는랫치제어부와; 소정의이네이블신호에따라시작제어부로시작제어부제어신호를출력한후 소정의시점에서스톱제어부로스톱제어부제어신호를출력하고랫치제어부로랫치제어부제어신호를출력하는주제어부를포함하여구성되고, 입력되는신호펄스간의시간을소정의카운터에의해카운트하고, 소정의시점에서카운트를정지시킨후, 카운트값을랫치시킬수 있다.
摘要翻译：本发明涉及具有一个时间的脉冲信号内的纸张，并且用于产生具有预定周期的时钟的时钟发生器之间测量功能的计数器控制器; 计数器，用于计数从时钟发生单元输入的时钟信号; 在时间和用于输出起动控制信号来清除所述计数器的计数值与起动控制部的给定点和开始计数; 在时间和用于输出停止控制信号，以停止计数器的计数的停止控制单元的给定点; 在给定时间点和用于所述计数器以输出锁存控制信号，以输出一个计数值锁存控制单元; 然后输出该开始控制部控制信号提供给起动控制按照一个预定的该使能信号被配置为包括用于输出停止控制部的控制信号在给定时间点，停止控制单元的主控制器，并输出锁存控制控制信号给锁存器控制，输入在预定的计数器由脉冲信号之间的时间进行计数，在给定时间点停止计数，则sikilsu锁存计数值。

28. 发明公开

KR1020170042479A 발진기용 구동 회로 审中-实审
标题翻译：振荡器的驱动电路
公开(公告)号：KR1020170042479A
公开(公告)日：2017-04-19
申请号：KR1020160128397
申请日：2016-10-05
申请人： 더 스와치 그룹 리서치 앤 디벨롭먼트 엘티디
发明人： 브라코마씨밀리아노
IPC分类号： H03B5/36 , H03B5/06 , G04C3/12
CPC分类号： H03B5/32 , H03B5/06 , H03B5/364 , H03K3/02 , H03K21/38
摘要： 본발명은발진기 (3) 를구동하기위한구동회로 (11) 에관한것이다. 구동회로 (11) 는, 제 1 단자및 제 2 단자를포함하는제 1 인덕터 (L); 제 1 단자에접속된전기에너지소스 (13); 및제 2 단자및 발진기에접속된스위칭회로를포함한다. 스위칭회로는적어도, 전기에너지를발진기 (3) 에공급하지않도록구성되는오프상태및 전기에너지를발진기 (3) 에공급하도록구성되는온 상태에서동작하도록구성된다. 제 1 인덕터 (L) 는스위칭회로가오프상태에있는동안에너지를자기장에저장하도록배열되고, 스위칭회로가온 상태에있을경우, 스위칭회로는자기장에저장된에너지의일부를사용하여전기에너지소스 (13) 로부터발진기 (3) 로전류의서지를전달하도록배열된다.
摘要翻译：本发明涉及用于驱动振荡器（3）的驱动电路（11）。驱动电路（11）包括具有第一端子和第二端子的第一电感器（L）连接到第一端子的电能源（13）并且连接到第二端子和振荡器的开关电路。开关电路被配置为至少在关闭状态下操作，该关闭状态被配置为不向振荡器3供应电能并且处于被配置为向振荡器3供应电能的开启状态。第一电感器L被布置为在开关电路处于截止状态时将能量存储在磁场中，并且当开关电路处于暖态时，开关电路使用存储在磁场中的部分能量，到振荡器（3）。

29. 发明公开

KR1020160135675A 동작 속도에 기반하여 제어되는 조정기를 구비한 집적 회로 审中-实审
标题翻译：具有基于操作速度控制的调节器的集成电路
公开(公告)号：KR1020160135675A
公开(公告)日：2016-11-28
申请号：KR1020160060934
申请日：2016-05-18
申请人： 마벨 이스라엘 (엠.아이.에스.엘) 리미티드
发明人： 로젠이탄
IPC分类号： G05F1/56 , G05F1/565
CPC分类号： G05F1/468 , G05F1/56 , G05F1/59 , H03K21/38
摘要： 본발명의양상들은집적회로를포함하며상기집적회로는제 1 회로, 제 1 성능검출기, 및제 1 조정기(a first regulator)를포함한다. 제 1 회로는제 1 조정된전압(a first regulated voltage)을집적회로상에배치된제 1 전압공급라인으로부터수신한다. 제 1 성능검출기는제 1 회로에인접하게배치된제 1 속도모니터를포함하며제 1 성능검출기는제 1 속도모니터로부터의제 1 속도검출결과에기초하여제 1 제어신호를생성한다. 제 1 속도검출결과는제 1 회로의동작속도를측정한것에대응한다. 제 1 조정기는파워레일로부터글로벌공급전압을수신하고그리고글로벌공급전압및 제 1 제어신호에기초하여제 1 조정된전압을제 1 회로로출력한다.
摘要翻译：本公开的方面包括包括第一电路，第一性能检测器和第一调节器的集成电路。第一电路被配置为从设置在集成电路上的第一电压供应线接收第一调节电压。第一性能检测器包括与第一电路相邻设置的第一速度监视器，并且第一性能检测器被配置为基于来自第一速度监视器的第一速度检测结果生成第一控制信号。第一速度检测结果对应于测量第一电路的操作速度。第一调节器被配置为从电源轨接收全局电源电压，并且基于全局电源电压和第一控制信号输出第一调节电压。

30. 发明公开

KR1020160114070A 디지털 주기 분주기 审中-实审
标题翻译：数字分时器
公开(公告)号：KR1020160114070A
公开(公告)日：2016-10-04
申请号：KR1020167020036
申请日：2015-01-29
申请人： 마이크로칩 테크놀로지 인코포레이티드
发明人： 율리허,조셉 , 킬저,케빈 , 반이든,코부스
IPC分类号： H03K21/38 , G01D5/14 , G01D5/245 , G01D5/26 , G01P3/481 , G01P3/489 , H02P23/22
CPC分类号： G01D5/142 , G01D5/2451 , G01D5/26 , G01P3/481 , G01P3/486 , G01P3/488 , G01P3/489 , H02P6/16 , H02P23/22 , H03K21/38
摘要： 본시스템은, 회전입력신호에의해정의된각도에비례하는출력신호를발생하는디지털주기분주기와, 입력출력신호의연속하는펄스들에의해정의된간격의간격시간을결정하는간격측정유닛을구비할수 있다. 하나의향상에있어서, 본시스템은또한, 입력펄스에서펄스가결손되어있는지를결정하기위해현재간격을파라미터와비교하도록동작할수 있는결손펄스검출기를구비할수 있다.

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