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21. 发明公开

KR1020030036123A 반도체 장치, 반도체 장치의 제조 방법, 및 반도체 기판 有权
标题翻译：半导体器件，制造半导体器件的方法和半导体衬底
公开(公告)号：KR1020030036123A
公开(公告)日：2003-05-09
申请号：KR1020027001153
申请日：2001-03-30
申请人： 후지쯔 가부시끼가이샤
发明人： 가토요시하루 , 가와모토사토루 , 다니구치후미히코 , 히라오카데츠야 , 다카시마아키라
IPC分类号： H01L25/04
摘要： 본 발명은 복수의 반도체 칩들이 동일 패키지 내에 실장된 MCP(Multi Chip Package) 구조를 갖는 반도체 장치, 그 제조 방법 및 그것에 사용되는 반도체 기판에 관한 것이다. 메모리 칩인 제 1 반도체 칩의 정상부에 로직 칩인 제 2 반도체 칩이 실장되고, 제 1 반도체 칩을 같이 형성하는 제 1 기능 칩 및 제 2 기능 칩과 슬라이스되지 않은 스크라이브 라인을 통해 함께 결합되어 있다. 또한, 제 1 기능 칩 및 제 2 기능 칩은 동일한 칩 구성(32비트 메모리)이 주어지며, 각각은 서로에 대해 180도 회전되어 있다. 이러한 구성들은 성능을 개선하고, 비용을 절감하며, 수율을 개선하려는 것이 목적이다.

22. 发明公开

KR1020020077020A 반도체 기억 장치 有权
标题翻译：半导体存储器
公开(公告)号：KR1020020077020A
公开(公告)日：2002-10-11
申请号：KR1020010069362
申请日：2001-11-08
申请人： 후지쯔 가부시끼가이샤
发明人： 가토요시하루 , 가와모토사토루
IPC分类号： G11C11/34
CPC分类号： G11C7/227 , G11C7/14 , G11C7/22 , G11C11/4074 , G11C11/4076 , G11C11/4099
摘要： PURPOSE: To provide a semiconductor memory in which a cell plate potential is not varied even in the case that a state is shifted from a state in which accumulated electric charges do not exist in electronic charges accumulating nodes of all capacitors to access operation, when a power source is applied. CONSTITUTION: This device is provided with NMOS transistors M1 to Mk connecting a VPR line and a VCP line being supply lines of reference voltage VPR, VCP from a reference voltage generating circuit 104 for each cell block B1 to BK. Gate terminals of the NMOS transistors M1 to Mk are connected commonly to a signal Π CPR. Then, the Π CPR is a signal outputting a positive logic level at the prescribed time after applying a power source. Both wirings are shunted for each cell block B1 to BK when the power source is applied by providing the NMOS transistors M1 to Mk short-circuiting the VPR line and the VCP line for each cell block B1 to BK.
摘要翻译：目的：为了提供半导体存储器，其中即使在状态从累积电荷不存在于累积所有电容器的节点的电荷中的状态转移到接近操作的情况下，电池板电位也不变化，则当电源被应用。构成：该装置配置有将VPR线和VCP线连接起来的NMOS晶体管M1〜Mk，VCP线是从基准电压产生电路104对每个单元块B1至BK的参考电压VPR，VCP的电源线。 NMOS晶体管M1〜Mk的栅极端子共同连接到信号ΠCPR。然后，ΠCPR是在施加电源之后在规定时间输出正逻辑电平的信号。当通过提供NMOS晶体管M1至Mk使每个单元块B1至BK的VPR线和VCP线短路来施加电源时，两个布线对于每个单元块B1至BK分流。

23. 发明公开

KR1020020070076A 반도체 기억 장치 및 그 정보 독출 방법 有权
标题翻译：半导体存储器和信息读出方法
公开(公告)号：KR1020020070076A
公开(公告)日：2002-09-05
申请号：KR1020010063855
申请日：2001-10-17
申请人： 후지쯔 가부시끼가이샤
发明人： 가토요시하루
IPC分类号： G11C11/4091
CPC分类号： G11C7/227 , G11C11/4076 , G11C11/4087 , G11C11/4091 , G11C2207/2281
摘要： PURPOSE: To provide an information read-out method for a semiconductor memory, in which characteristics can be improved. CONSTITUTION: When voltages of word lines WL0, WL1 become voltage or above necessary for reading 0-information from memory cells 18a-19b, dummy word lines DWL0, DWL1 are activated, potentials of bit lines BL0, /BL0, BL1, /BL1 are raised by dummy cells 23a-24b connected to this dummy word line DWL0, DWL1. Then sense amplifiers 20a, 20b are activated before 1-information is read out from the memory cells 18a-19b.
摘要翻译：目的：提供可提高特性的半导体存储器的信息读出方法。构成：当字线WL0，WL1的电压成为从存储单元18a-19b读出0信息所必需的电压以上时，虚拟字线DWL0，DWL1被激活，位线BL0，/ BL0，BL1，/ BL1的电位为由连接到该虚拟字线DWL0，DWL1的虚拟单元23a-24b提升。然后，在从存储单元18a-19b读出1个信息之前，感测放大器20a，20b被激活。

24. 发明公开

KR1020020020209A 반도체 메모리 장치에 내부 전력을 공급하기 위한 회로 및방법 有权
标题翻译：半导体存储器的内部电源供应电路和半导体存储器的内部电源供应方法
公开(公告)号：KR1020020020209A
公开(公告)日：2002-03-14
申请号：KR1020010054490
申请日：2001-09-05
申请人： 후지쯔 가부시끼가이샤
发明人： 가토요시하루 , 고바야시이사무
IPC分类号： G11C5/14
CPC分类号： G11C5/147 , H01L27/092 , H01L27/10897
摘要： PURPOSE: To provide an internal power source supply circuit of a semiconductor memory in which an increase of chip size can be prevented while preventing the occurrence of defect of refreshing. CONSTITUTION: A first power source circuit 16 drops first external power source VCCex1 and supplies it to an internal circuit 19 as an internal power source VBccin in a normal operation mode. A second power source circuit 20 short- circuits a second external power source Vccwx2 being lower than the first external power source Vccex2 and the internal power source Vccin in a self- refresh mode. A detecting circuit 10 detects entry for the self-refresh mode and input of the second external power source Vccex2 for data retention operation and outputs a detecting signal ∮DR. The second external power source Vccex2 and the internal power source Vccin are simultaneously short-circuited in the first and second power source circuits 16, 20 based on the detecting signal ∮DR of the detecting circuit 10.
摘要翻译：目的：提供半导体存储器的内部电源电路，其中可以防止芯片尺寸的增加，同时防止刷新缺陷的发生。构成：第一电源电路16降低第一外部电源VCCex1，并将其作为内部电源VBccin以正常工作模式提供给内部电路19。第二电源电路20在自刷新模式下将第二外部电源Vccwx2短于第一外部电源Vccex2和内部电源Vccin。检测电路10检测用于自刷新模式的输入和用于数据保持操作的第二外部电源Vccex2的输入，并输出检测信号∮DR。基于检测电路10的检测信号∮DR，在第一和第二电源电路16,20中，第二外部电源Vccex2和内部电源Vccin同时短路。

25. 发明公开

KR1020010078208A 반도체 집적 회로 및 반도체 집적 회로의 특성 조정 방법 有权
标题翻译：半导体集成电路的半导体集成电路特性调整方法
公开(公告)号：KR1020010078208A
公开(公告)日：2001-08-20
申请号：KR1020010004576
申请日：2001-01-31
申请人： 후지쯔 가부시끼가이샤
发明人： 와카스기노부요시 , 가토요시하루
IPC分类号： G11C29/00
CPC分类号： G11C7/109 , G11C7/1072 , G11C7/1078 , G11C11/4093 , G11C29/028 , G11C29/46
摘要： PURPOSE: To restore characteristics of an internal circuit adjusted by a ROM circuit, in a semiconductor integrated circuit in which characteristics of an internal circuit can be adjusted by a ROM circuit formed by fuses and the like. CONSTITUTION: This device is provided with an adjustment control circuit, a ROM circuit, and a selecting circuit. The adjustment control circuit activates a first adjusting signal adjusting an internal circuit in accordance with an adjusting signal from the outside. The ROM circuit activates a second adjusting signal adjusting an internal circuit when information adjusting an internal circuit is programmed. The selecting circuit outputs either of the first adjusting signal and the second adjusting signal in accordance with a control signal, and adjusts characteristics of an internal circuit. Therefore, the second adjusting signal is masked by selecting the first adjusting signal, and information previously programmed in the ROM circuit is made invalid. When information is not programmed in the ROM circuit, characteristics of the internal circuit can be easily adjusted without programming information in the ROM circuit.
摘要翻译：目的：为了恢复由ROM电路调整的内部电路的特性，可以通过由保险丝等形成的ROM电路来调整内部电路的特性的半导体集成电路。规定：该装置具有调整控制电路，ROM电路和选择电路。调整控制电路根据来自外部的调整信号来激活调整内部电路的第一调整信号。当对内部电路进行信息编程时，ROM电路激活调节内部电路的第二调整信号。选择电路根据控制信号输出第一调整信号和第二调整信号，并调整内部电路的特性。因此，通过选择第一调整信号来掩蔽第二调整信号，并且将在ROM电路中预先编程的信息无效。当在ROM电路中没有编程信息时，可以容易地调整内部电路的特性，而不需要ROM电路中的编程信息。

26. 发明授权

KR100279877B1 반도체 메모리 소자, 반도체 메모리의 데이터 읽기방법 및데이터 저장 장치 有权
标题翻译：半导体存储器件，从半导体存储器和数据存储器件读取数据的方法
公开(公告)号：KR100279877B1
公开(公告)日：2001-03-02
申请号：KR1019980044065
申请日：1998-10-21
申请人： 후지쯔 가부시끼가이샤
发明人： 가토요시하루 , 나카야노부요시
IPC分类号： G11C11/416
摘要： 본 발명에 따른 반도체 메모리 소자는 셀 데이터를 저장하는 복수의 메모리 셀을 구비한다. 이 메모리 셀에는 복수의 워드선이 연결되며, 각 메모리 셀에 연결된 1차 비트선과 2차 비트선을 갖는 제1 비트선, 1차 비트선과 2차 비트선 사이에 연결되는 제1 스위치 회로, 2차 비트선에 연결되는 감지 증폭기, 감지 증폭기에 연결되는 제2 비트선, 제2 비트선과 1차 비트선, 2차 비트선 중 하나 사이에 연결되는 제2 스위치 회로를 구비하고 있다.

27. 发明公开

KR1020000071321A 전자 장치의 테스트 방법, 전자 장치, 및 반도체 장치 失效
标题翻译：电子装置测试方法，电子装置，
公开(公告)号：KR1020000071321A
公开(公告)日：2000-11-25
申请号：KR1020000004849
申请日：2000-02-01
申请人： 후지쯔 가부시끼가이샤
发明人： 가토요시하루
IPC分类号： G01R31/303
CPC分类号： G11C29/025 , G01R31/2853 , G11C29/02 , G11C29/36
摘要： 본발명은복수개의버스라인과서로접속된제1 및제2 반도체장치를포함하는전자장치를테스트하는방법을제공한다. 먼저, 제1 반도체장치는버스라인중 선택된하나에제1 논리출력신호를공급한다. 그리고, 제2 반도체장치는선택된버스라인으로부터제1 버스라인신호를취득한다. 제1 버스라인신호는선택된버스라인이제1 및제2 반도체장치에바르게접속되었을때 상기제1 논리출력신호와일치한다. 제2 반도체장치는제2 논리출력신호를발생시키기위해상기제1 버스라인신호를반전시킨다. 제2 반도체장치는제2 논리출력신호를제1 반도체장치에전송한다. 제1 반도체장치는선택된버스라인으로부터제2 버스라인신호를수신한다. 제2 버스라인신호는선택된버스라인이제1 및제2 반도체장치에바르게접속되었을때 제2 논리출력신호와일치한다. 제1 반도체장치는제1 반도체장치와제2 반도체장치사이의접속상태를판정하기위해제1 논리출력신호와제2 버스라인신호를비교한다.

28. 发明授权

KR100665632B1 반도체 집적 회로 및 반도체 집적 회로의 특성 조정 방법 有权
标题翻译：半导体集成电路及其调整特性的方法
公开(公告)号：KR100665632B1
公开(公告)日：2007-01-10
申请号：KR1020010004576
申请日：2001-01-31
申请人： 후지쯔 가부시끼가이샤
发明人： 와카스기노부요시 , 가토요시하루
IPC分类号： G11C29/00
CPC分类号： G11C7/109 , G11C7/1072 , G11C7/1078 , G11C11/4093 , G11C29/028 , G11C29/46
摘要： 본 발명은 퓨즈 등으로 형성된 ROM 회로에 의해 내부 회로의 특성을 조정할 수 있는 반도체 집적 회로에 관한 것으로, ROM 회로에 의해 조정된 내부 회로의 특성을 원래로 되돌리는 것을 목적으로 한다.
본 발명의 반도체 집적 회로는 조정 제어 회로와 ROM 회로와 선택 회로를 구비하고 있다. 조정 제어 회로는 외부로부터의 조정 신호에 따라서 내부 회로의 특성을 조정하는 제1 조정 신호를 활성화한다. ROM 회로는 내부 회로의 특성을 조정하는 정보가 프로그램되어 있을 때에 내부 회로의 특성을 조정하는 제2 조정 신호를 활성화한다. 선택 회로는 제어 신호에 따라서 제1 조정 신호 및 제2 조정 신호 중 하나를 출력하여, 그 신호에 따라 내부 회로의 특성을 조정한다. 이 때문에, 제1 조정 신호를 선택하는 선택 회로에 의해, 제2 조정 신호는 마스크되어, ROM 회로에 미리 프로그램된 정보는 무효가 된다. ROM 회로에 정보가 프로그램되어 있지 않은 경우, ROM 회로를 프로그램하지 않고서 내부 회로의 특성을 용이하게 조정할 수 있다.

29. 发明授权

KR100625753B1 테스트 모드 입력 회로를 구비한 반도체 장치 有权
标题翻译：具有测试模式输入电路的半导体器件
公开(公告)号：KR100625753B1
公开(公告)日：2006-09-20
申请号：KR1020000007006
申请日：2000-02-15
申请人： 후지쯔 가부시끼가이샤
发明人： 가토요시하루 , 이와세아키히로
IPC分类号： G11C29/00
CPC分类号： G11C29/40 , G01R31/31701 , G11C11/40 , G11C29/1201 , G11C29/46 , G11C2029/0407
摘要： 본 발명은 반도체 장치에 관한 것이다. 본 발명의 반도체 장치는 통상 동작 모드 및 테스트 모드를 갖고, 판정 회로(31, 311)는 상기 장치가 테스트 모드를 입력하였는지를 판정하고, 제어 회로(32)는 테스트 모드로 전환되었을 때 통상 동작 모드에 관계된 정보를 변경한다. 본 발명에서, 상기 테스트 모드가 뜻하지 않게 입력된 경우, 상기 통상 동작에 관계된 정보가 변경되었기 때문에 사용자는 장치가 테스트 모드로 전환된 것을 쉽게 알 수 있다.

30. 发明授权

KR100587565B1 챠지 펌프 회로 및 챠지 펌프 회로의 구동 방법 有权
标题翻译：带旁路晶体管的充电泵电路
公开(公告)号：KR100587565B1
公开(公告)日：2006-06-08
申请号：KR1019990045269
申请日：1999-10-19
申请人： 후지쯔 가부시끼가이샤
发明人： 고바야시이사무 , 가토요시하루
IPC分类号： G11C5/14
CPC分类号： H02M3/073
摘要： 본 발명은 승압 효율의 향상을 도모할 수 있는 챠지 펌프(charge pump) 회로를 제공하는 것을 목적으로 한다.
제1 승압 스테이지(1)는 제1 게이트 트랜지스터(T11)를 통해 외부 전원 전압(Vcc)이 공급된다. 제1 승압 스테이지(11)와 제2 승압 스테이지(12)는 제2 게이트 트랜지스터(T12)를 통해 접속되어 있다. 또, 제2 승압 스테이지(12)는 제3 게이트 트랜지스터(T13)를 통해 내부 전원 전압(Vout)을 출력한다. 제1 및 제2 승압 스테이지(11, 12)의 각 타단은 각각 구동 회로(21)에 접속되어 있다. 바이패스 트랜지스터(TB)는 제2 게이트 트랜지스터(T12)와 제3 게이트 트랜지스터(T12) 사이에 접속되어 있다. 바이패스 트랜지스터(TB)는 제3 게이트 트랜지스터(T13)와 함께 구동 회로(21)에 의해 온·오프 제어됨으로써, 제1 승압 스테이지(1)를 사용하여 1단 승압 펌핑 동작이 행해진다.

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