专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

21. 发明授权

KR100437541B1 반도체소자의소자분리절연막형성방법 失效
标题翻译：形成半导体元件的元件分离绝缘膜的方法
公开(公告)号：KR100437541B1
公开(公告)日：2004-10-08
申请号：KR1019970014431
申请日：1997-04-18
申请人： 에스케이하이닉스 주식회사
发明人： 이승무
IPC分类号： H01L21/30
摘要： PURPOSE: A method for forming an isolation layer of a semiconductor device is provided to remove moisture and prevent voids in a trench by using two-step gap filling processes of a SiH4-H2O2 oxide layer. CONSTITUTION: A trench is formed in a semiconductor substrate. A first thermal oxide layer is formed on the trench and removed. A second thermal oxide layer is formed on the trench and treated by hydrophilicity. A first SiH4-H2O2 layer is partially filled in the trench. A first capping layer is deposited on the first SiH4-H2O2 layer. The resultant structure is firstly annealed. A second SiH4-H2O2 layer is entirely filled in the trench and secondly annealed. A second capping layer(19) is deposited on the second SiH4-H2O2 layer.

22. 发明授权

KR100422959B1 반도체소자의 소자분리절연막 형성방법 失效
公开(公告)号：KR100422959B1
公开(公告)日：2004-06-24
申请号：KR1019970028703
申请日：1997-06-28
申请人： 에스케이하이닉스 주식회사
发明人： 이승무 , 김시범
IPC分类号： H01L21/76
摘要： PURPOSE: A method for forming an isolation layer of a semiconductor device is provided to improve a planarization characteristic of a semiconductor device and facilitate a subsequent process by depositing a SiH4-H2O2 oxide layer in a trench filling process and by exhausting the moisture included in a layer and performing a process in a condition of high temperature and high pressure. CONSTITUTION: A pad oxide layer is formed on a semiconductor substrate(11). A nitride layer is formed on the pad oxide layer. The nitride layer and the pad oxide layer are etched to form a trench. A thermal oxide layer is formed on the trench. The surface of the thermal oxide layer becomes hydrophilic. A SiH4-H2O2 oxide layer is deposited on the resultant structure. The moisture in the SiH4-H2O2 oxide layer is exhausted and the SiH4-H2O2 oxide layer is planarized. A capping layer is deposited on the SiH4-H2O2 oxide layer. The first heat treatment for eliminating moisture is performed on the surface of the resultant structure. The second heat treatment for densification is performed on the surface of the resultant structure. A CMP(chemical mechanical polishing) process is performed on the surface of the resultant structure to remove the SiH4-H2O2 oxide layer. The nitride layer is removed.

23. 发明授权

KR100257764B1 반도체 장치의 소자 분리막 형성방법 失效
标题翻译：半导体器件和制造方法
公开(公告)号：KR100257764B1
公开(公告)日：2000-06-01
申请号：KR1019970075107
申请日：1997-12-27
申请人： 에스케이하이닉스 주식회사
发明人： 이승무
IPC分类号： H01L21/76
摘要： PURPOSE: An element separation film forming method of a semiconductor unit is provided to improve yield of the semiconductor unit by minimizing loss in the following wet etching or cleaning processes and preventing element fail due to the etching residues. CONSTITUTION: An oxidation barrier film(31) pattern is formed on a semiconductor plate(30). A trench is formed on the exposed semiconductor plate(30). SiH4-H2O2 oxide film(34) is deposited on the entire structure. Silicon and oxygen ions are implanted to the SiH4-H2O2 oxide film(34). Si-O bond is induced at the dangling bond of the SiH4-H2O2 oxide film(34) through a first thermal treatment. A chemical mechanical polishing and a removing process of the oxidation barrier film(31) pattern are performed on the SiH4-H2O2 oxide film(34).
摘要翻译：目的：提供半导体单元的元件分离膜形成方法，以通过使随后的湿法蚀刻或清洁工艺中的损失最小化并且防止由于蚀刻残留物而导致的元件失效来提高半导体单元的产量。构成：在半导体板（30）上形成氧化阻挡膜（31）图案。在暴露的半导体板（30）上形成沟槽。 SiH4-H2O2氧化膜（34）沉积在整个结构上。将硅和氧离子注入到SiH 4·H 2 O 2氧化物膜（34）中。通过第一次热处理，在SiH4-H2O2氧化膜（34）的悬挂键处引起Si-O键。对SiH 4·H 2 O 2氧化物膜（34）进行氧化阻挡膜（31）图案的化学机械研磨和除去工序。

24. 发明授权

KR100248344B1 반도체 소자의 제조방법 失效
公开(公告)号：KR100248344B1
公开(公告)日：2000-03-15
申请号：KR1019970022710
申请日：1997-06-02
申请人： 에스케이하이닉스 주식회사
发明人： 이승무 , 김시범
IPC分类号： H01L21/314
摘要： 본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 기판이 노출될 때 까지 식각하여 다결정 실리콘막패턴과 질화막패턴, 패드산화막패턴을 형성하고 이를 식각장벽으로 반도체 기판의 하부에 트랜치를 형성한 다음, 두차례의 산화처리 공정을 실시하되 먼저 상기 질화막패턴 상부에 형성된 다결정 실리콘막과 트랜치 측면에 열산화막을 성장시킨 후 습식식각하여 제거하고, 재차 산화처리 공정을 거쳐 열산화막을성장시킨 후 습식식각하여 제거하고, 재차 산화처리 공정을 거쳐 열산화막을 형성한 다음, 전표면에 N₂/NH₃ 플라즈마 처리하여 트랜치 측벽에 열산화막을 형성하고 O₃-TEOS-USG막을 증착한 후 O₃-TEOS-USG 막을 어닐시키고 CMP 공정으로 평탄화시킴으로써 소자의 신뢰성 및 공정 수율을 향상시키는 기술에 관한 것이다.

25. 发明授权

KR100223323B1 반도체소자의 제조방법 失效
标题翻译：半导体器件的制造方法
公开(公告)号：KR100223323B1
公开(公告)日：1999-10-15
申请号：KR1019950048045
申请日：1995-12-08
申请人： 에스케이하이닉스 주식회사
发明人： 이승무 , 김시범
IPC分类号： H01L27/108
摘要： 본 발명은 반도체소자의 제조방법에 관한 것으로서, 금속배선의 일부 두께를 그 하부의 층간절연막에 묻히도록 하여 상기 층간절연막의 평면 위초 돌출된 제1금속배선의 높이로 감소시켰으므로, 금속배선에 의한 단차가 감소되므로 평탄도가 향상되어 후속 포토 리소그래피 공정시 단차에 의한 나칭 발생이 감소되고, 제1금속배선과 제2금속 배선 사이의 단락이 방지하고, 배선의 단선도 방지되며, 상기의 방법을 제2금속배선 증착과 보호막(passivation)공정에도 적용하여 보호막의 보이드 발생을 억제하고 평탄화를 향상시켜(package) 공정진행시 보호막의 균열 발생을 억제할 수 있어 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.

26. 发明公开

KR1019990057937A 접합형반도체기판제조방법 失效
标题翻译：制造键合半导体衬底的方法
公开(公告)号：KR1019990057937A
公开(公告)日：1999-07-15
申请号：KR1019970078016
申请日：1997-12-30
申请人： 에스케이하이닉스 주식회사
发明人： 이승무 , 이성은
IPC分类号： H01L21/337
摘要： 본 발명은 접합형 실리콘-온-인슐레이터(Silicon-On-Insulator, 이하 SOI라 함) 기판 제조 방법에 관한 것으로, 소자가 형성될 반도체층을 제공하는 제1 반도체 기판 전면에 트렌치를 형성하고, 제1 반도체 기판 전면에 연마방지막을 형성하고 선택적으로 식각하여 상기 트렌치의 바닥에만 상기 연마정지막이 남도록 한 다음, 제1 반도체 기판 상에 제2 절연막을 형성하여 상기 트렌치를 매립하고, 제2 절연막을 연마하여 상기 제1 반도체 기판 전면을 평탄화시키고, 상기 트렌치 내에만 제2 절연막이 남도록 한다. 이어서, 그 전면에 제3 절연막이 형성된 제2 반도체 기판 전면과 상기 제1 반도체 기판 전면을 접합하고, 상기 연마정지막이 드러날때까지 상기 제1 반도체 기판 후면을 연마하여 접합형 반도체 기판을 제조한다.

27. 发明公开

KR1019990055195A 반도체 장치의 소자 분리막 형성방법 失效
公开(公告)号：KR1019990055195A
公开(公告)日：1999-07-15
申请号：KR1019970075107
申请日：1997-12-27
申请人： 에스케이하이닉스 주식회사
发明人： 이승무
IPC分类号： H01L21/76
摘要： 본 발명은 반도체 제조 분야에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자 분리 공정에 관한 것이며, 더 자세히는 STI(Shallow Trench Isolation) 공정에 관한 것이다. 본 발명은 STI 공정시 트렌치 매립 산화막으로 사용되는 SiH
4 -H
2 O
2 USG의 막질을 보다 치밀하게 하여 후속 공정에 따른 손실을 감소시키는 반도체 장치의 소자 분리막 형성방법을 제공하는데 그 목적이 있다. 이를 위하여 본 발명으로부터 제공되는 특징적인 반도체 장치의 소자 분리막 형성방법은 반도체 기판 상에 산화 방지막 패턴을 형성하는 제1 단계; 상기 제1 단계 수행후 노출된 상기 반도체 기판에 트렌치를 형성하는 제2 단계; 전체구조 상부에 SiH
4 -H
2 O
2 산화막을 증착하는 제3 단계; 상기 SiH
4 -H
2 O
2 산화막에 실리콘 및 산소 이온주입을 실시하는 제4 단계; 상기 SiH
4 -H
2 O
2 산화막 내의 댕글링 본드에 Si-O 결합을 유도하는 제1 열처리를 실시하는 제5 단계; 및 상기 SiH
4 -H
2 O
2 산화막의 화학·기계적 연마 및 상기 산화 방지막 패턴 제거 공정을 실시하는 제6 단계를 포함하여 이루어진다.

28. 发明授权

KR100209376B1 에프. 이. 램의 평탄화 방법 失效
标题翻译： FERAM的平滑方法
公开(公告)号：KR100209376B1
公开(公告)日：1999-07-15
申请号：KR1019960080006
申请日：1996-12-31
申请人： 에스케이하이닉스 주식회사
发明人： 이승무
IPC分类号： H01L27/105
摘要： 본 발명은 에프.이.램의 평탄화 방법에 관한 것으로, 강유전체막이 유전체막으로 형성되고 상부전극과 하부전극을 금속으로 하여 페로일렉트릭 캐패시터를 형성한 반도체기판 상부를 평탄화시키는 에프.이.램의 평탄화 방법에 있어서, 상기 상부전극, 강유전체막 및 하부전극을 식각하여 패터닝하고 상기 반도체기판의 전체표면상부에 수분장벽층을 형성한 다음, 상기 반도체기판 표면을 친수화처리하고 상기 수준장벽층 상부에 SiH
4 -H
2 O
2 USG 절연막을 형성한 다음, 상기 SiH
4 -H
2 O
2 USG 절연막 상부에 보호막을 형성하고 상기 SiH
4 -H
2 O
2 USG 절연막 내부에 포함된 수분을 제거하는 열처리공정을 실시하여 평탄화시킴으로써 플라즈마에 의한 손상없이 저온에서 평탄화시켜 반도체소자의 특성 열화를 방지할 수 있어 소자의 특성 및 신뢰성을 향상시키는 기술이다.

29. 发明授权

KR100171953B1 반도체 소자의 층간절연막 형성방법 失效
标题翻译：层状绝缘膜形成半导体器件的方法
公开(公告)号：KR100171953B1
公开(公告)日：1999-03-30
申请号：KR1019950066049
申请日：1995-12-29
申请人： 에스케이하이닉스 주식회사
发明人： 박창서 , 이승무
IPC分类号： H01L21/31
摘要： 본 발명은 반도체 소자의 중간 절연막 형성 방법에 관한 것으로, 공지의 기술로 반도체 기판 상부에 도전 배선을 형성하고, 상기 도전 배선 상부에 형성된 자연 산화막을 제거하기 위한 제1세정공정을 실시한 다음, 전체 표면상부에 묽은 수용액을 이용한 제2세정공정을 실시하고, 전체표면상부에 O
3 -TEOS USG 막을 소정두께 형성하여 평탄화시키는 공정으로 표면상부가 평탄화되고 갭필 특성이 향상된 층간 절연막을 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

30. 发明公开

KR1019990006091A 반도체 소자의 금속배선 형성방법 无效
公开(公告)号：KR1019990006091A
公开(公告)日：1999-01-25
申请号：KR1019970030313
申请日：1997-06-30
申请人： 에스케이하이닉스 주식회사
发明人： 이승무
IPC分类号： H01L21/28
摘要： 본 발명은 금속배선간 절연막의 비정상 증착 및 크랙 발생을 억제하여 반도체소자의 금속배선간의 절연 특성을 향상시킬 수 있도록한 것으로서, 본 발명에 따른 반도체소자의 금속배선 형성방법은 반도체기판상에 금속배선을 감광막을 이용하여 형성하는 공정과, 상기 감광막을 제1 플리즈마처리하여 제거하는 공정과, 상기 감광막 제거후 습식 처리를 실시하는 공정과, 상기 습식 처리를 실시한 후 제2 플라즈마 처리하는 공정과, 상기 플라즈마 처리된 기판을 열처리하는 공정과, 상기 기판상에 금속배선간 절연막을 헝성하는 공정을 포함하여 이루어진다.

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式