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21. 发明公开

KR1019980042247A 반도체집적회로장치 失效
公开(公告)号：KR1019980042247A
公开(公告)日：1998-08-17
申请号：KR1019970058985
申请日：1997-11-10
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 아오키마사카즈 , 노다히로마사 , 이데이요지
IPC分类号： H01L21/8239
摘要： 반도체집적회로장치에 관한 것으로 클럭신호에 의해 동기해서 동작하는 내부클럭을 발생시키는 동기클럭 발생회로를 구비한 1칩 아미크로컴퓨터 등에 이용해서 유효한 기술에 관한 것이로서, 회로 규모를 증대시킴과 동시에 예를 들면 리프레시동작 등과 같이 저소비전력화를 위해 클럭신호의 주파수를 낮게 한 것임에도 불구하고 동기클럭 발생회로에서의 전류소비를 증대시켜 버린다는 문제점을 해결하기 위해서, 외부단자에서 입력된 클럭신호를 받는 입력버퍼회로, 입력버퍼회로에서 출력된 클럭신호를 지연시키는 지연회로, 클럭신호보다 높은 주파수의 발진펄스를 형성하는 펄스발생회로, 지연회로에서 출력된 클럭신호에 의해 동기해서 발진펄스의 카운트동작이 개시되고, 입력버퍼회로에서 출력된 클럭신호의 1주기 지연된 클럭신호에 의� � 카운트동작의 방향이 반전되고, 카운트값이 카운트 개시시로 복귀되었을 때 출력타이밍신호를 형성하는 타이밍발생회로 및 출력타이밍신호를 받아서 내부회로의 동작에 필요한 클럭신호를 출력시키는 출력회로를 구비하였다.
이렇게 하는 것에 의해서, 회로규모를 증대시키는 일 없이 고주파수에서 비교적 낮은 주파수까지의 넓은 범위에서 동기화할 수 있는 내부클럭신호를 형성할 수 있다는 효과가 얻어진다.

22. 发明公开

KR1019990013465A 반도체 집적회로장치, 반도체 메모리시스템 및 클럭동기회로 无效
标题翻译：半导体集成电路器件，半导体存储器系统和时钟同步电路
公开(公告)号：KR1019990013465A
公开(公告)日：1999-02-25
申请号：KR1019980024789
申请日：1998-06-29
申请人： 가부시끼가이샤 히다치 세이사꾸쇼 , 가부시기가이샤 히다치초엘에스아이시스템즈
发明人： 노다히로마사 , 아오키마사카즈 , 다나카히토시 , 아오키히데유키
IPC分类号： H01L21/70
摘要： 반도체 집적회로장치와 반도체 메모리시스템에 관한 것으로서, 미소하고 고정밀도의 시간분해능을 갖는 신호를 형성하는 회로를 구비한 반도체 집적회로장치를 제공하기 위해, 제1 및 제2 입력단자에 입력되는 2개의 입력신호를 커플링시키는 임피던스수단을 마련하고, 입력신호에 대해 반전시킨 출력신호를 형성하는 논리게이트수단을 여러개 사용해서 제1 및 제2 신호전달방향으로 격자형상으로 배치해서 이루어지는 격자형상 지연회로를 구성하고, 제1 신호전달방향에 있어서 제1번째에서 최종번째까지의 각 논리게이트수단에는 입력클럭신호를 제1 신호전달방향에 있어서 순차 지연시키고 제2 신호전달방향에 있어서 적어도 최종단 또는 1개 이전이고 제1 신호전달방향으로 배열되는 여러개의 논리게이트수단의 출력단자에서 출력신호를 얻는 구� ��으로 하였다.
이와 같은 구성으로 하는 것에 의해, 제2 신호전달방향에 있어서 적어도 최종단 또는 1개 이전이고 제1 신호전달방향으로 배열되는 여러개의 논리게이트수단의 출력단자에서 미소량지연을 갖는 출력신호를 얻을 수 있음과 동시에 임피던스수단으로서 용량소자로 하는 것에 의해 비교적 간단히 양호한 신호결합을 실행시킬 수 있다는 효과가 얻어진다.

23. 发明公开

KR1019940017214A 기준 전압 발생 회로 无效
公开(公告)号：KR1019940017214A
公开(公告)日：1994-07-26
申请号：KR1019930028677
申请日：1993-12-20
申请人： 가부시끼가이샤 히다치 세이사꾸쇼 , 가부시키가이샤 히타치 쪼오 엘.에스.아이.시스템즈
发明人： 에토오쥰 , 니카고메요시노부 , 다나카히토시 , 기와모토고오지 , 아오키마사카즈
IPC分类号： H03K19/00
摘要： 본 발명은 소비전력이 작은 기준전압발생회로를 제공하는 것이다.
2개 MOS트랜지스터의 드레시홀드치 전압차를 기준으로한 전압을 발생하는 정전압발생회로(CVC)와 그 출력 전압을 보지하는 전압보지수단(SH3)을 가지고 전압보지수단(SH3)이 전압발생회로(CVC)의 출력전압을 보지한 후에 정전압발생회로(CVC)의 전원스위치를 오프한다. 그 결과 기준전압발생회로의 전압발생회로(CVC)의 소비전력을 삭감할 수 있다.

24. 发明公开

KR1019940007884A 반도체장치 失效
公开(公告)号：KR1019940007884A
公开(公告)日：1994-04-28
申请号：KR1019930017513
申请日：1993-09-02
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 가와하라다카유키 , 아오키마사카즈 , 나카고메요시노부 , 하나와마코토 , 우치야마구니오 , 나카무라마사유키 , 기쓰카와고로 , 오이시간지
IPC分类号： G11C11/407
摘要： 반도체 장치가 계층화된 상위의 글로벨 데이터선과 하위의 데이터선과 상위의 글로벌데이터선과 하위의 데이터선의 접속을 제어하는 스위치로 된다. 반도체 장치가 데이터선과 독립으로 글로벌 데이터선을 프리차지하는 장치를 가진다.

25. 发明授权

KR100524001B1 다이나믹형 램 有权
公开(公告)号：KR100524001B1
公开(公告)日：2006-01-27
申请号：KR1019980005957
申请日：1998-02-25
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 노다히로마사 , 니시모토켄지 , 키노시타요시타카 , 아오키마사카즈
IPC分类号： G11C11/407
摘要： 어드레스 단자에서 입력된 X 어드레스 신호를 받아 들여 내부 어드레스 신호를 형성하는 X 어드레스 버퍼를 외부 제어클록의 입력전(前)부터 동작상태로 해 놓는다. 형성된 상기 내부 어드레스 신호와 기억된 X계 불량 어드레스를 비교해서 일치/불일치 신호를 검출하기 위한 용장 어드레스 비교회로를 스태틱 회로로 한다. 이것에 의해 용장 어드레스 비교회로의 기동동작이 빨라지고, 그 결과 판독동작의 고속화가 달성된다.

26. 发明授权

KR100499817B1 반도체집적회로장치 失效
公开(公告)号：KR100499817B1
公开(公告)日：2005-11-03
申请号：KR1019970058985
申请日：1997-11-10
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 아오키마사카즈 , 노다히로마사 , 이데이요지
IPC分类号： H01L21/8239
摘要： 반도체집적회로장치에 관한 것으로서, 간단한 구성으로 동기가능한 클럭주파수대역을 확대시킨 동기클럭 발생회로를 구비한 반도체집적회로장치를 제공하기 위해, 외부단자에서 입력된 클럭신호를 받는 입력버퍼회로, 입력버퍼회로에서 출력된 클럭신호를 지연시키는 지연회로, 클럭신호보다 높은 주파수의 발진펄스를 형성하는 펄스발생회로, 지연회로에서 출력된 클럭신호에 의해 동기해서 발진펄스의 카운트동작이 개시되고, 입력버퍼회로에서 출력된 클럭신호의 1주기 지연된 클럭신호에 의해 카운트동작의 방향이 반전되고, 카운트값이 카운트개시시로 복귀되었을 때 출력타이밍신호를 형성하는 타이밍발생회로 및 출력타이밍신호를 받아서 내부회로의 동작에 필요한 클럭신호를 출력시키는 출력회로를 구비한 구성으로 하였다.
이왁 같은 구성으로 하는 것에 의해, 회로규모를 증대시키는 일 없이 고주파수에서 비교적 낮은 주파수까지의 넓은 범위에서 동기화할 수 있는 내부클럭신호를 형성할 수 있다는 등의 효과가 얻어진다.

27. 发明授权

KR100467918B1 낮은동작전압에서유효한전압변환회로를구비한반도체집적회로 有权
公开(公告)号：KR100467918B1
公开(公告)日：2005-06-02
申请号：KR1019970040514
申请日：1997-08-25
申请人： 가부시끼가이샤 히다치 세이사꾸쇼 , 히다치초엘에스아이 엔지니어링가부시키가이샤
发明人： 다나카히토시 , 아오키마사카즈 , 이토기요오
IPC分类号： G11C5/14
摘要： 반도체칩에 조립된 전압변환회로에 관한 것으로서, 낮은 전원전압에서도 비교적 큰 구동능력을 갖고 동작안정성이 양호하며 저전압, 대용량화가 가능한 전압변환회로 및 반도체 집적회를 제공하기 위해, 전압변환회로와 전압변환회로에서 출력되는 내부동작전압을 받는 내부회로를 구비하고, 전압변환회로는 외부전압을 받는 전원공급노드, 외부전압보다 작은 값인 내부동작전압을 출력하는 제1 출력노드, 외부전압에 결합된 소오스와 제1 출력노드에 결합된 드레인을 갖는 제1 트랜지스터, 반전입력노드와 비반전입력노드를 갖고 반전입력노드와 비반전입력노드 사이의 전위차를 증폭하는 차동증폭회로 및 푸시풀회로를 갖도록 구성하였다.
이러한 구성으로 하는 것에 의해, 구동트랜지스터의 부하구동능력을 높이면서 서브스레쉬홀드전류를 저감할 수 있고, 내부회로의 고속동작을 유지하면서 안정한 동작을 실현할 수 있으며, 1V정도의 낮은 전원전압에서도 고속동작을 유지하면서 대기시의 서브스레쉬홀드를 대폭으로 저감할 수 있고, 대용량, 고속, 다비트구성, 저소비전력의 메모리를 실현할 수 있다는 효과가 얻어진다.

28. 发明授权

KR100443104B1 반도체집적회로장치와 그 동작방법 失效
公开(公告)号：KR100443104B1
公开(公告)日：2004-08-04
申请号：KR1020010080455
申请日：2001-12-18
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 노다히로마사 , 아오키마사카즈 , 이데이요지 , 가지가야가즈히코 , 나가시마오사무 , 이토기요오 , 호리구치마사시 , 사카타다케시
IPC分类号： G11C11/407
摘要： PURPOSE: A semiconductor integrated circuit device and its operation method are provided to prevent the generation of a peak current in an on-state and an off-state and to reduce current consumption in an inactive state, as assuring operation speed. CONSTITUTION: The semiconductor integrated circuit device includes several circuit blocks performing each circuit operation in response to an operation control signal, and a main power supply line(VSS), and several sub power supply lines(VCTX,VCTA) prepared in correspondence to each circuit block. Several power supply switch circuits(QP1,QP2,QP3,QP4,QN1,QN2,QN3,QN4) are prepared in correspondence to each sub power supply line. Each power supply switch circuit has several switch MOSFETs prepared between the main power supply line and the sub power supply lines in parallel. The power supply switch circuits are turned on in response to a signal generated according to one of corresponding operation control signals.

29. 发明授权

KR100382669B1 메모리시스템 失效
公开(公告)号：KR100382669B1
公开(公告)日：2003-07-18
申请号：KR1019950009779
申请日：1995-04-25
申请人： 가부시끼가이샤 히다치 세이사꾸쇼 , 가부시키가이샤 히타치 쪼오 엘.에스.아이.시스템즈
发明人： 다케우치간 , 호리구치마사시 , 아오키마사카즈 , 사카타다케시 , 다나카히토시 , 마츠노가츠미
IPC分类号： G06F12/00
CPC分类号： G11C7/1072 , G06F13/1689 , Y02D10/14
摘要： 규모와 칩 면적이 증대하여도 입출력회로에서 메모리블럭까지의 신호지연에 기인하는 속도열화 및 설계의 복잡화를 회피할 수 있는 메모리시스템을 제공한다.
메모리칩(Sys0)은 각각 어드레스버퍼(AB) 및 어드레스카운터(AD.C)를 가지고 독자의 클럭으로 동작하는 복수의 메모리어레이블럭(Bi)과 외부장치의 클럭(CLK)에 동기하는 제어회로(CNTLO)와 Bi에서 보내져오는 시리얼데이터를 제어회로(CNTLO)의 CLK에 동기하도록 속도변조를 행하는 버퍼(BFO)를 포함하는 데이터입출력동기회로(CLKMTO)를 가진다. 버퍼(BFO) 와 각 메모리어레이블럭(Bi)은 데이터버스 I/O로 연결되고, 외부클럭신호선을 메모리어레이블럭(Bi) 내부까지 분배하지 않는다.
摘要翻译：提供一种存储器系统，其能够消除由于输入/输出电路和存储器块之间的可能的信号延迟而引起的处理速率的恶化。设计的复杂性也降低了，特别是当存储器系统的规模和芯片面积增加时。存储器芯片包括多个存储器阵列块，每个存储器阵列块包括地址缓冲器和地址计数器，并且根据本地时钟周期进行操作。控制电路与外部设备的时钟同步，并且同步数据传输电路包括缓冲器，该缓冲器调制在本地时钟周期从存储器阵列块到达的串行数据的传输速率，以便与时钟同步的控制电路。外部时钟信号线不分配给存储器阵列块。

30. 发明授权

KR100345843B1 스크류 압축장치와 그 운전 제어방법 有权
公开(公告)号：KR100345843B1
公开(公告)日：2002-07-27
申请号：KR1020000057000
申请日：2000-09-28
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 오다히로시 , 아오키마사카즈 , 마츠다히로유키 , 니시무라히토시
IPC分类号： F04C18/02
摘要： 오일프리 스크류 압축기의 용량제어방법으로서, 소비공기량이 설정량보다 클 때에는 인버터를 사용하여 압축기를 구동하는 전동기의 회전주파수를 가변으로 한다. 소비공기량이 설정공기량 이하가 되면 전동기의 회전주파수가 일정치로 유지되도록 인버터를 제어한다. 이 상태에서 압축기의 작동가스의 압력이 상한치에 도달하면 배기밸브를 개방하여 작동가스를 대기에 배기한다. 그것과 더불어 전동기의 회전주파수를 하한치까지 저하시킨다. 압축기내의 재압축을 방지할 수 있음과 더불어 압축기의 구동 토오크가 저하한다.

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