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11. 发明公开

KR1020120093054A 반도체 장치의 제조 방법 无效
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020120093054A
公开(公告)日：2012-08-22
申请号：KR1020110093131
申请日：2011-09-15
申请人： 가부시끼가이샤 도시바
发明人： 스도가꾸
IPC分类号： H01L21/027 , H01L21/8239 , H01L27/105
CPC分类号： H01L21/0338 , H01L21/0337 , H01L27/11526 , H01L27/11548 , H01L43/12 , H01L45/1675 , H01L21/0274 , H01L21/8239 , H01L27/1052 , H01L45/1616
摘要： PURPOSE: A method for manufacturing a semiconductor device is provided to form patterns having different width at the same time by a sidewall mask process. CONSTITUTION: Work-pieces(11, 12) are formed on a semiconductor substrate(10). A core(13) including a first portion and a second portion is formed on the work-pieces. A coating material coats the upper side and side of the core and has a lamination layer including a first layer and a second layer. A first sidewall mask is formed at the side of the first portion of the core and a second sidewall mask is formed at the side of the second portion of the core by etching the coating material. The core is eliminated. Patterns having different width are formed by etching the wore-pieces.
摘要翻译：目的：提供一种用于制造半导体器件的方法，以通过侧壁掩模工艺同时形成具有不同宽度的图案。构成：工件（11,12）形成在半导体衬底（10）上。在工件上形成包括第一部分和第二部分的芯部（13）。涂覆材料涂覆芯的上侧和侧面，并且具有包括第一层和第二层的层压层。第一侧壁掩模形成在芯的第一部分的侧面处，并且通过蚀刻涂层材料在芯的第二部分的侧面处形成第二侧壁掩模。核心被淘汰。通过蚀刻穿孔而形成具有不同宽度的图案。

12. 发明授权

KR101169164B1 반도체 소자의 형성 방법 失效
标题翻译：形成半导体器件的方法
公开(公告)号：KR101169164B1
公开(公告)日：2012-07-30
申请号：KR1020100105352
申请日：2010-10-27
申请人： 에스케이하이닉스 주식회사
发明人： 김경애
IPC分类号： H01L21/8239
CPC分类号： H01L21/3086 , H01L21/76229 , H01L27/105 , H01L27/1052
摘要： 본 발명의 반도체 소자의 형성 방법은 셀 영역 및 주변회로 영역을 포함하는 반도체 기판 상에 제 1 하드마스크층을 형성하는 단계와, 상기 셀 영역의 상기 제 1 하드마스크층 상부에 스페이서 패턴을 형성하는 단계와, 상기 주변회로 영역 상에 상기 셀 영역을 오픈시키는 셀 오픈 마스크 패턴을 형성하는 단계와, 상기 셀 오픈 마스크 패턴에 의해 노출된 상기 셀 영역의 상기 스페이서 패턴을 마스크로 상기 제 1 하드마스크층을 식각하여 제 1 하드마스크 패턴을 형성하는 단계와, 상기 셀 영역의 제 1 하드마스크 패턴 및 상기 주변회로 영역의 제 1 하드마스크층 상부에 제 2 하드마스크층을 형성하는 단계와, 상기 제 2 하드마스크층 상부에 컷팅 마스크 패턴을 형성하는 단계와, 상기 컷팅 마스크 패턴을 식각마스크로 상기 제 2 하드마스크층, 상기 셀 영역의 제 1 하드마스크 패턴, 상기 주변회로 영역의 제 1 하드마스크층 및 상기 반도체 기판을 식각하여 상기 셀 영역에 활성영역 및 상기 주변회로 영역에 소자분리 영역을 형성하는 단계를 포함하여, 6F2 구조를 갖는 셀 영역의 활성영역을 형성하는 공정에서 활성영역 및 소자분리 영역의 균일도를 향상시켜 반도체 소자의 특성을 향상시키고, 공정 시간과 비용을 절감하여 반도체 소자의 양산성을 증가시키는 효과를 제공한다.
摘要翻译：形成本发明用于形成间隔体图案的阶段上方的第一硬掩模层，并且单元区域的半导体装置，以形成一个半导体衬底上形成第一硬掩模层包括单元区域和外围电路区域步骤，并包括以下步骤：形成小区开口掩模图案以打开在外围电路区域中的单元区域中，第一硬掩模层的细胞具有在由开口掩模图案作为掩模暴露的单元区域中的间隔物图案。在单元区域的第一硬掩模图案和外围电路区域的第一硬掩模层上形成第一硬掩模层; 在硬掩模层上形成切割掩模图案;在第二硬掩模层上形成切割掩模图案，第一硬掩模图案，所述站的所述第一硬掩模层的周边电路区域，并且包括通过蚀刻半导体衬底中形成的小区区域的有源区域和外围电路区的器件隔离区，6F2结构通过增强细胞区有源区有源区中具有提供改善半导体元件的特性的效果的成形步骤的均匀性和器件隔离区，并且通过减少处理时间和成本提高半导体元件的批量生产。

13. 发明公开

KR1020120074331A 반도체 장치 有权
标题翻译：半导体器件
公开(公告)号：KR1020120074331A
公开(公告)日：2012-07-05
申请号：KR1020127014969
申请日：2010-10-07
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 야마자키순페이
IPC分类号： H01L27/10 , H01L21/8239 , H01L27/115 , H01L21/8247
CPC分类号： H01L27/105 , G11C11/405 , G11C16/0433 , H01L21/8258 , H01L27/0207 , H01L27/11519 , H01L27/11521 , H01L27/11524 , H01L27/11551 , H01L27/1156 , H01L27/1225 , H01L28/60 , H01L29/7833 , H01L21/28273
摘要： 본 발명은, 전력이 공급되지 않는 상황에서도 기억 내용의 보유가 가능하고, 또한, 기입 횟수에도 제한이 없는 반도체 장치를 제공하는 것을 과제로 한다.
제 1 배선, 제 2 배선, 제 3 배선, 제 4 배선, 제 1 트랜지스터(160), 제 2 트랜지스터(162)를 가지고, 제 1 트랜지스터(160)는 반도체 재료를 포함하는 기판에 설치되고, 제 2 트랜지스터(162)는 산화물 반도체층을 포함하여 구성되고, 제 1 트랜지스터(160)의 게이트 전극과 제 2 트랜지스터(162)의 소스?드레인 전극은 전기적으로 접속되고, 제 1 배선과 제 1 트랜지스터(160)의 소스 전극은 전기적으로 접속되고, 제 2 배선과 제 1 트랜지스터(160)의 드레인 전극은 전기적으로 접속되고, 제 3 배선과 제 2 트랜지스터(162)의 소스?드레인 전극의 다른 한쪽은 전기적으로 접속되고, 제 4 배선과 제 2 트랜지스터(162)의 게이트 전극은 전기적으로 접속된다.
摘要翻译：本发明的一个目的是提供一种即使在不提供电力的状态下也能够保存存储内容并且不限制写入次数的半导体器件。

14. 发明公开

KR1020120025778A 반도체 소자의 제조 방법 失效
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020120025778A
公开(公告)日：2012-03-16
申请号：KR1020100087879
申请日：2010-09-08
申请人： 에스케이하이닉스 주식회사
发明人： 김세현
IPC分类号： H01L21/8239 , H01L27/105
摘要： 본 발명은 이너 비트라인을 형성하는 공정으로 인해 불필요하게 늘어난 비트라인 콘택플러그의 면적을 스페이서로 대체하여 후속으로 형성되는 저장전극 콘택과의 공정 마진을 확보하고, 전체적인 기생캐패시턴스를 감소시키는 효과를 제공하는 기술이다.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상부에 비트라인 콘택홀을 형성하는 단계와, 비트라인 콘택홀 내측에 제 1 스페이서를 형성하는 단계와, 제 1 스페이서가 형성된 상기 비트라인 콘택홀을 도전물질로 매립하는 단계와, 도전물질로 매립된 상기 비트라인 콘택홀을 포함하는 상기 반도체 기판 상부에 비트라인 물질을 형성하는 단계와, 비트라인 물질, 제 1 도전물질 및 상기 제 1 스페이서를 식각하여 비트라인 및 비트라인 콘택홀 양측을 노출시키는 비트라인 콘택플러그를 형성하는 단계와, 노출된 비트라인 콘택홀 양측에 제 2 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.

15. 发明公开

KR1020120008188A 수직형 트랜지스터의 매몰 비트라인 형성방법 失效
标题翻译：用于制作垂直晶体管的BIT线的方法
公开(公告)号：KR1020120008188A
公开(公告)日：2012-01-30
申请号：KR1020100068902
申请日：2010-07-16
申请人： 에스케이하이닉스 주식회사
发明人： 하가영 , 유창준
IPC分类号： H01L21/8239 , H01L21/8242 , H01L21/8247
CPC分类号： H01L29/7827 , H01L27/10823 , H01L27/10876 , H01L27/10885
摘要： PURPOSE: A method for forming the buried bit line of a vertical type transistor is provided to reduce constant resistance by forming a selective epitaxial growth film to be projected than a single sidewall contact hole and increasing a contact area. CONSTITUTION: A trench(215) is formed within a semiconductor substrate(200). A sidewall film(220) is formed in the active area(210) of a pillar shape and the exposing side of a trench. An open area in which one bottom side of the active area is selectively exposed is formed. An SRG(Selective Epitaxial Growth) film(250) is formed on the open area. A barrier metal film is formed on the semiconductor substrate which includes the active area. A buried bit line(275) is formed on a bit line metal layer by executing an etch back process.
摘要翻译：目的：提供一种用于形成垂直型晶体管的掩埋位线的方法，以通过形成比单个侧壁接触孔突出的选择性外延生长膜并增加接触面积来减小恒定电阻。构成：在半导体衬底（200）内形成沟槽（215）。在柱状的有源区域（210）和沟槽的露出侧形成侧壁膜（220）。形成有源区域的一个底侧被选择性地暴露的开放区域。在开放区域上形成SRG（选择性外延生长）膜（250）。在包括有源区的半导体基板上形成阻挡金属膜。通过执行回蚀处理，在位线金属层上形成掩埋位线（275）。

16. 发明授权

KR101043410B1 반도체 기억 장치 및 그의 제조 방법 失效
标题翻译：半导体存储器件及其制造方法
公开(公告)号：KR101043410B1
公开(公告)日：2011-06-22
申请号：KR1020090016911
申请日：2009-02-27
申请人： 에스케이하이닉스 주식회사
发明人： 황상민
IPC分类号： H01L27/105 , H01L21/8239
摘要： 본 발명은 플로팅 바디 트랜지스터로 구성된 단위셀을 포함하는 고집적 반도체 기억 장치에서 이웃한 두 단위셀 간의 간섭을 차단하여 동작 신뢰성을 높일 수 있는 반도체 기억 장치 및 그의 제조 방법를 제공한다. 본 발명에 따른 반도체 기억 장치는 하나의 활성 영역에 형성되는 복수의 단위셀 및 복수의 단위셀에 의해 공유되는 소스/드레인 영역을 양분하는 절연벽을 포함한다.
산화막, 비트라인 콘택, 간섭
摘要翻译：本发明提供一种半导体存储器件及其制造方法，该半导体存储器件及其制造方法能够防止在包括由浮体晶体管构成的单位单元的高度集成的半导体存储器件中的两个相邻单位单元之间的干扰，由此提高操作可靠性。根据本发明的半导体存储器件包括形成在一个有源区域中的多个单元单元和将多个单元单元共享的源极/漏极区域二等分的绝缘壁。

17. 发明公开

KR1020100120117A 듀얼 다마신 공정과 임프린트 리소그래피를 사용하여 3차원 메모리 어레이에서 메모리 라인과 비아를 형성하는 방법과 장치 无效
标题翻译：使用双重DAMASCENE过程和IMPRINT LITHOGRAPHY在三维存储器阵列中形成存储器线和VIAS的方法和装置
公开(公告)号：KR1020100120117A
公开(公告)日：2010-11-12
申请号：KR1020107013806
申请日：2008-12-31
申请人： 쌘디스크 3디 엘엘씨
发明人： 슈얼라인,로이,이.
IPC分类号： H01L21/8239 , H01L21/768 , H01L21/28
CPC分类号： H01L21/48 , B82Y10/00 , B82Y40/00 , G03F7/0002 , H01L21/31144 , H01L21/76807 , H01L21/76817 , H01L23/5384 , H01L27/10 , H01L27/101 , H01L2221/1021 , H01L2924/0002 , H01L2924/00
摘要： 본 발명은, 다중 깊이 임프린트 리소그래피 마스크 및 다마신 공정을 사용하여 3차원 메모리 어레이를 형성하기 위한 시스템, 장치 및 방법을 제공한다. 3차원 메모리에서 메모리 층을 제조하기 위한 임프린트 리소그래피 마스크가 기술된다. 마스크는 다마신 공정에 사용되는 전사 재료에 임프린트를 행하기 위하여 특성 형태로 형성되는 반투명 재료를 포함하고, 상기 마스크는 복수의 임프린트 깊이를 갖는다. 적어도 하나의 임프린트 깊이는 메모리 라인을 형성하기 위한 트렌치에 해당하고, 적어도 하나의 깊이는 비아를 형성하는 홀에 해당한다. 다수의 서로 다른 양상이 개시된다.

18. 发明授权

KR100935936B1 적층 메모리 장치 有权
标题翻译：多层记忆装置
公开(公告)号：KR100935936B1
公开(公告)日：2010-01-11
申请号：KR1020080047092
申请日：2008-05-21
申请人： 삼성전자주식회사 , 성균관대학교산학협력단
发明人： 박재철 , 권기원 , 박영수 , 이승훈 , 안승언
IPC分类号： G11C17/00 , H01L21/8239 , H01L23/12
摘要： 본 발명은 적층 메모리 장치에 관한 것이다. 적층 메모리 장치에 있어서, 적층된 다수의 메모리층을 각각 포함하는 두 개 이상의 메모리부와 메모리부들 사이에 형성된 것으로, 디코더를 구비하는 적어도 하나의 능동회로부 포함하는 적층 메모리 장치를 제공한다.

19. 发明授权

KR100876948B1 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 失效
标题翻译：多位机电存储器件及其制造方法
公开(公告)号：KR100876948B1
公开(公告)日：2009-01-09
申请号：KR1020070050223
申请日：2007-05-23
申请人： 삼성전자주식회사
发明人： 윤은정 , 김민상 , 김성민 , 이성영 , 이지명 , 최인혁
IPC分类号： H01L21/8239
CPC分类号： H01L27/10 , G11C11/50 , H01L27/115
摘要： 본 발명은 메모리 소자의 집적도를 증대 또는 극대화할 수 있는 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법을 개시한다. 그의 제조방법은, 기판 상에 제 1 방향으로 비트 라인을 형성하는 단계; 상기 비트 라인 상에 제 1 층간 절연막을 형성하는 단계; 상기 제 1 층간 절연막 상에서 제 2 방향으로 하부 워드 라인 및 제 1 희생막을 형성하는 단계; 상기 하부 워드 라인 및 상기 제 1 희생막의 측벽에 스페이서를 형성하는 단계; 상기 비트 라인 상부에서 상기 스페이서에 의해 노출되는 상기 제 1 층간 절연막을 제거하여 상기 비트 라인이 선택적으로 노출되는 콘택홀을 형성하는 단계; 상기 콘택홀 내부에 패드 전극을 형성하는 단계; 상기 패드 전극의 상부에서 상기 제 1 방향으로 캔틸레버 전극을 형성하는 단계; 상기 하부 워드 라인 상부의 상기 캔틸레버 전극 상에서 상기 제 2 방향으로 제 2 희생막, 트랩 사이트, 및 상부 워드 라인을 형성하는 단계; 및 상기 제 1 희생막 및 제 2 희생막을 제거하여 상기 캔틸레버 전극의 상하부에 소정 공극을 만드는 단계를 포함하여 이루어진다.
스페이서(spacer), 워드 라인, 캔틸레버(cantilever), 비트 라인(bit line), 트랩 사이트(trap site)

20. 发明公开

KR1020080103207A 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 失效
标题翻译：多位电子机械存储器件及其制造方法
公开(公告)号：KR1020080103207A
公开(公告)日：2008-11-27
申请号：KR1020070050223
申请日：2007-05-23
申请人： 삼성전자주식회사
发明人： 윤은정 , 김민상 , 김성민 , 이성영 , 이지명 , 최인혁
IPC分类号： H01L21/8239
CPC分类号： H01L27/10 , G11C11/50 , H01L27/115
摘要： A multi-bit electromechanical memory device and a manufacturing method thereof are provided to increase the integration degree of the memory device by minimizing the length of the cantilever electrode which is the switching. A multi-bit electromechanical memory device comprises the substrate(10); the bit line(20) formed at the top of the substrate toward the first direction; the first interlayer insulating film(22) formed on the bit line; the first and the second lower part word line(30) formed on the first interlayer insulating film toward the second direction cross the first direction; the spacer(24) reclaiming the both side walls of the first and the second lower part word line; the pad electrode(52) formed within the contact hole in which the first interlayer insulating film is removed at the upper part of the bit line; the second inter metal dielectric(28) formed on the pad electrode; the first and the second trap site(80) supported in the second inter metal dielectric; the first and the second top word line(40) formed on the first and the second trap site.
摘要翻译：提供了一种多位机电存储器件及其制造方法，通过使作为开关的悬臂电极的长度最小化来提高存储器件的集成度。一种多位机电存储器件，包括该衬底（10）; 所述位线（20）形成在所述基板的顶部朝向所述第一方向; 形成在位线上的第一层间绝缘膜（22）形成在第一层间绝缘膜上的朝向第二方向的第一和第二下部字线（30）穿过第一方向; 所述间隔件（24）回收所述第一和第二下部字线的两个侧壁; 所述焊盘电极（52）形成在所述接触孔内，所述第一层间绝缘膜在所述位线的上部被去除; 形成在所述焊盘电极上的所述第二金属间电介质（28）所述第一和第二捕集部位（80）支撑在所述第二金属间电介质中; 形成在第一和第二陷阱位置上的第一和第二顶部字线（40）。

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