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11. 发明授权

KR101874104B1 소형 하이브리드 주파수 합성기 有权
公开(公告)号：KR101874104B1
公开(公告)日：2018-07-03
申请号：KR1020170107769
申请日：2017-08-25
申请人： 한화시스템 주식회사
发明人： 김태영
IPC分类号： H03L7/16 , H03L7/06 , H03L7/099 , G06F1/02
CPC分类号： H03L7/16 , G06F1/022 , H03L7/06 , H03L7/099
摘要： 본발명은소형하이브리드주파수합성기에관한것으로, 더욱상세하게는 PLL 구조의주파수합성기가가지는위상잡음및 분해능문제와상기 DDS 방식의주파수합성기가가지는협대역및 불요파문제를해결할수 있는소형하이브리드주파수합성기에관한것으로서, 제1기준신호를제공하는제1기준신호원및 상기제1기준신호에비해높은주파수를갖는제2기준신호를제공하는제2기준신호원으로구성되는기준신호부; 상기제1기준신호와상기제2기준신호중 어느하나를스위칭하는제1스위칭부; 상기제1스위칭부를통해스위칭된 상기제1기준신호와상기제2기준신호중 어느하나를직접디지털합성하는직접디지털합성부; 상기직접디지털합성부를거친제1기준신호와제2기준신호중 어느하나를스위칭하는제2스위칭부; 상기제2스위칭부를통해스위칭된 상기제1기준신호와제2기준신호중 어느하나의불요파를제거하는저대역필터뱅크부; 상기저대역필터뱅크부를거친상기제1기준신호와제2기준신호또는상기제1스위칭부를통해입력된제1기준신호와상기제2기준신호중 어느하나를스위칭하여위상고정루프로입력하는제3스위칭부; 상기제1기준신호또는상기제2기준신호로부터생성되는고주파대역신호를출력하는전압제어발진부; 상기전압제어발진부에서출력되는상기고주파대역신호의위상을고정시키는위상고정루프; 및상기전압제어발진부에서출력되는상기고주파대역신호의출력주파수의크기및 사용목적에따라상기제1스위칭부및 제2스위칭부및 제3스위칭부의스위칭을제어하는제어부를포함하여구성된다.

12. 发明授权

KR101471750B1 급수 전개를 이용하는 초월 및 비선형 컴포넌트들 有权
标题翻译：使用系列扩展的横向和非线性组件
公开(公告)号：KR101471750B1
公开(公告)日：2014-12-10
申请号：KR1020130034906
申请日：2013-03-29
申请人： 애플 인크.
发明人： 아놀드,바우근티. , 트리패시,브리제시 , 쿠오,알버트
IPC分类号： G06F1/02 , G06F7/544
CPC分类号： G06F7/544 , G06F1/03 , G06F1/0307 , G06F1/0356 , G06F2101/08 , G06F2101/12
摘要： 일실시예에서, 초월함수또는기타비선형함수를구현하는하드웨어는함수의급수전개에기초한다. 예를들어, 테일러급수전개가기초로사용될수도있다. 테일러급수의최초항들중 하나이상이사용될수도있으며, 하드웨어로구현될수도있다. 일부실시예들에서, 테일러급수전개에대한변경들을이용하여결과의정확도를향상시킬수도있다. 일실시예에서, 함수피연산자들에대한다양한비트폭들이소정의구현에서의사용을위해허용될수도있다. 집적회로설계에서사용하기위한급수-근사화된컴포넌트들의라이브러리를구축하기위한방법이제공되며, 이방법은허용가능한구현들을합성하고, 정확도를위해결과들을테스트한다. 원하는레벨의정확도를생성하는 (면적에관하여) 가장작은구현이라이브러리요소로서선택될수도있다.

13. 发明授权

KR101288794B1 제한된 신호 혼합기 및 동작 방법 有权
标题翻译：有界信号混频器和操作方法
公开(公告)号：KR101288794B1
公开(公告)日：2013-07-29
申请号：KR1020087004290
申请日：2006-08-08
申请人： 엔엑스피 유에스에이, 인코포레이티드
发明人： 페소아,루치오에프.씨. , 간,김-챤
IPC分类号： G06F1/02 , G06F7/50
CPC分类号： H03D7/00
摘要： 클리핑 없이 미리 결정된 동적 범위 내에서 복수의 신호들을 혼합하기 위한 방법 및 장치가 제공된다. 상기 방법 및 장치에서, 제 1 중간 결과를 얻기 위하여 제 1(x1) 및 제 2(x2) 신호 샘플들이 함께 가산된다(12). 그 후에 제 1 신호 샘플(x1)은 제 2 중간 결과를 얻기 위하여 제 2 신호 샘플(x2)과 곱해진다(14). 한 실시예에서, 제 2 중간 결과는 제 3 중간 결과를 얻기 위하여 제 1 중간 결과로부터 감산되고(16), 제 3 중간 결과가 영보다 작으면 제 3 중간 결과는 폐기된다(20). 다른 실시예에서, 제 2 중간 결과는 제 3 중간 결과를 얻기 위하여 제 1 중간 결과에 가산되고(36), 제 3 중간 결과가 영보다 크면 제 3 중간 결과는 폐기된다(40). 출력 신호 샘플(M)은 제 3 중간 결과에 기초하여 제공된다.
신호 혼합기, 커널 혼합기, 음의 값들 폐기 회로, 양의 값들 폐기 회로

14. 发明授权

KR100825240B1 아날로그 삽입법을 갖는 저전력 다이렉트 디지털신디사이저 有权
标题翻译：具有模拟插值功能的低功耗直接数字合成器
公开(公告)号：KR100825240B1
公开(公告)日：2008-04-25
申请号：KR1020067009426
申请日：2004-10-14
申请人： 퀄컴 인코포레이티드
发明人： 파힘아므르엠
IPC分类号： G06F1/02 , G06F1/08 , H03K3/00 , H03K5/13
CPC分类号： G06F1/022 , G06F1/08 , G06F2211/902 , H03K5/135 , H03K5/1565 , H03K2005/00032 , H03K2005/00071 , H03L7/0814
摘要： 아날로그 삽입법을 갖는 MN 카운터 (MNA 카운터) 는 MN 카운터, 멀티플라이어, 딜레이 생성기, 및 전류 생성기를 포함한다. MN 카운터는 입력 클록 신호 및 M 과 N 값을 수신하고, 각각의 입력 클록 사이클 동안 모듈로 N 누산기를 이용하여 M 을 누산하며, 누산기 값 및 카운터 신호를 원하는 주파수로 제공한다. 멀티플라이터는 누산기 값을 M 의 인버스와 곱하고 L 비트 제어 신호를 제공한다. 전류 생성기는 딜레이 생성기에 기준 전류를 제공하는 전류 고정 루프를 실행한다. 딜레이 생성기는 상이한 설계로 구현되고, 카운터 신호 및 L 비트 제어 신호를 수신하며, 카운터에 기초하여 생성되는 차동 신호와 제어 신호를 비교하고, 출력 클록 신호를 제공한다. 출력 클록 신호의 리딩 에지는 L 비트 제어 신호 및 기준 전류에 의해 결정되는 가변 딜레이를 갖는다.
카운터, 딜레이 생성기, 전류 생성기, 클록 신호

15. 发明公开

KR1020060096106A 아날로그 삽입법을 갖는 저전력 다이렉트 디지털신디사이저 有权
标题翻译：具有模拟插值功能的低功耗直接数字合成器
公开(公告)号：KR1020060096106A
公开(公告)日：2006-09-06
申请号：KR1020067009426
申请日：2004-10-14
申请人： 퀄컴 인코포레이티드
发明人： 파힘아므르엠
IPC分类号： G06F1/02 , G06F1/08 , H03K3/00 , H03K5/13
CPC分类号： G06F1/022 , G06F1/08 , G06F2211/902 , H03K5/135 , H03K5/1565 , H03K2005/00032 , H03K2005/00071 , H03L7/0814
摘要： An MN counter with analog interpolation (an "MNA counter") includes an MN counter, a multiplier, a delay generator, and a current generator. The MN counter receives an input clock signal and M and N values, accumulates M for each input clock cycle using a modulo-N accumulator, and provides an accumulator value and a counter signal with the desired frequency. The multiplier multiplies the accumulator value with an inverse of M and provides an L-bit control signal. The current generator implements a current locked loop that provides a reference current for the delay generator. The delay generator is implemented with a differential design, receives the counter signal and the L-bit control signal, compares a differential signal generated based on the counter and control signals, and provides the output clock signal. The leading edges of the output clock signal have variable delay determined by the L-bit control signal and the reference current.
摘要翻译：具有模拟插值的MN计数器（“MNA计数器”）包括MN计数器，乘法器，延迟发生器和电流发生器。 MN计数器接收输入时钟信号和M和N值，使用模N累加器为每个输入时钟周期累加M，并提供具有所需频率的累加器值和计数器信号。乘法器将累加器值乘以M的倒数，并提供L位控制信号。电流发生器实现电流锁定环路，为延迟发生器提供参考电流。延迟发生器采用差分设计实现，接收计数器信号和L位控制信号，比较基于计数器和控制信号产生的差分信号，并提供输出时钟信号。输出时钟信号的前沿具有由L位控制信号和参考电流确定的可变延迟。

16. 发明授权

KR100468950B1 CAE에사용되는확률표를이용한QualityScalability구현방법 失效
公开(公告)号：KR100468950B1
公开(公告)日：2005-04-06
申请号：KR1019970031814
申请日：1997-07-09
申请人： 주식회사 팬택앤큐리텔
发明人： 김종득 , 김해광 , 문주희
IPC分类号： G06F1/02
摘要： 본 발명은 CAE의 확률표를 이용해서 손실 부호화된 기본 계층을 이용하여 손실 정도가 기본 계층 보다 작은 고위 계층을 부호화하기 위해 기본 계층 정보와 기본 계층을 부호화할 때와 같은 방법으로 고위 계층을 부호화함으로써 양질의 신축형 부호화를 구현토록 한 CAE에 사용되는 확률표를 이용한 Quality Scalability 구현방법에 관한 것이다.
이러한 본 발명은, CAE에 사용되는 확률표를 이용한 고위 계층을 손실 부호화하는 것을 특징으로 하며, 그 CAE 확률표에서 발생할 수 있는 두 가지 경우(물체내부일 경우와 물체 외부일 경우)의 확률에서 두 확률값의 차의 절대값이 임계값(DPT)보다 작을 경우 원래의 확률 값을 그대로 사용하여 상기 고위 계층을 부호화하는 것을 특징으로 한 것이다.
또한, CAE 확률표면에서 발생할 수 있는 두 가지 경우(물체 내부일 경우와 물체 외부일 경우)의 확률에서 두 확률값의 차의 절대값이 임계값(DPT)보다 클 경우 물체의 내부일 확률이 클 경우는 물체의 내부로 결정하고 물체의 외부일 확률이 클 경우는 물체의 외부로 결정하여 상기 고위 계층을 부호화하는 것을 특징으로 한 것이다.

17. 发明公开

KR1019980010694A 전류소모를 줄이는 키 입력회로 无效
标题翻译：键入电路以减少电流消耗
公开(公告)号：KR1019980010694A
公开(公告)日：1998-04-30
申请号：KR1019960026705
申请日：1996-07-02
申请人： 삼성전자주식회사
发明人： 엄재석
IPC分类号： G06F1/02

18. 发明授权

KR100034702B1 스위치 구동형 클럭 전환회로 失效
标题翻译：开关驱动时钟切换电路
公开(公告)号：KR100034702B1
公开(公告)日：1990-07-25
申请号：KR1019870009010
申请日：1987-08-18
申请人： 삼성전자주식회사
发明人： 전우진
IPC分类号： G06F1/02 , G06F1/08

19. 实用新型

KR200048365Y1 전자기기용 실리콘 키이보드성형시 접점편 투입장치 失效
公开(公告)号：KR200048365Y1
公开(公告)日：1990-06-21
申请号：KR2019870013893
申请日：1987-08-20
申请人： 박광영
发明人： 김재헌
IPC分类号： G06F1/02

20. 实用新型

KR2019890005410U 전자기기용 실리콘 키이보드성형시 접점편 투입장치 失效
公开(公告)号：KR2019890005410U
公开(公告)日：1989-04-20
申请号：KR2019870013893
申请日：1987-08-20
申请人： 박광영
发明人： 김재헌
IPC分类号： G06F1/02

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