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11. 发明公开

KR1020160027109A 전자 하드웨어 조립체 审中-实审
标题翻译：电子五金装配
公开(公告)号：KR1020160027109A
公开(公告)日：2016-03-09
申请号：KR1020167002604
申请日：2014-06-27
申请人： 키네티큐 리미티드
发明人： 데이비스니겔클레멘트 , 리스데이비드존
IPC分类号： H01L23/00 , H01L25/065 , H01L23/532
CPC分类号： H01L23/055 , H01L23/57 , H01L23/576 , H01L25/0657 , H01L2224/48091 , H01L2224/48227 , H01L2225/0651 , H01L2225/06513 , H01L2225/06517 , H01L2225/06527 , H01L2225/06541 , H01L2225/06548 , H01L2225/06558 , H01L2225/06568 , H01L2225/06582 , H01L2924/181 , H01L2924/00014 , H01L2924/00012
摘要： 본발명은전자하드웨어조립체에관한것으로, 이러한전자하드웨어조립체는적어도제 1 및제 2 박막구성요소를포함하고, 제 1 박막구성요소는다이를포함하고, 다이는기판, 기능영역및 제 1 보호층을포함하고, 제 2 박막구성요소는제 2 보호층을포함하고, 제 1 및제 2 박막구성요소들은, 제 1 박막구성요소의기능영역이조립체내에서실질적으로제 1 및제 2 보호층들사이에배열되도록, 적층으로배열된다.

12. 发明授权

KR100528477B1 스마트카드의 해킹검지회로 失效
标题翻译：智能卡检测电路
公开(公告)号：KR100528477B1
公开(公告)日：2005-11-15
申请号：KR1020030050122
申请日：2003-07-22
申请人： 삼성전자주식회사
发明人： 김정현
IPC分类号： G06K19/073
CPC分类号： H01L23/57 , G06K19/073 , G06K19/07372 , H01L2924/0002 , H01L2924/00
摘要： 본 발명은 스마트카드의 해킹검지회로에 관한 것이다.
본 발명은 클럭을 생성하는 클럭공급회로와; 클럭을 입력으로 하여 카운트되는 차폐영역카운터부 및 정상영역카운터부; 및 상기 차폐영역 카운터부와 정상영역카운터부의 카운트값을 비교하고 해킹검지신호를 생성하는 비교부로 구성된다.
본 발명에 의하면, 스마트카드의 해킹검지회로를 카운터를 이용하여 복잡한 구조를 갖도록 구현함으로써 능동차폐영역을 제거하고 칩카드를 해킹하는 것을 철저히 방지할 수 있다.

13. 发明公开

KR1020050020684A 반도체 집적 회로 失效
标题翻译：半导体集成电路，用于防止从分析的半导体基板的前表面形成的电路部件
公开(公告)号：KR1020050020684A
公开(公告)日：2005-03-04
申请号：KR1020040065458
申请日：2004-08-19
申请人： 샤프 가부시키가이샤
发明人： 헨미다꾸야
IPC分类号： H01L21/3205
CPC分类号： H01L23/57 , H01L23/5225 , H01L23/552 , H01L2224/16145 , H01L2924/13091
摘要： PURPOSE: A semiconductor integrated circuit is provided to prevent a circuit device part formed on the front surface of a semiconductor substrate from being analyzed by irradiating infrared rays to the back surface of the semiconductor substrate. CONSTITUTION: A mask layer(1) is composed of a material that has a different thermal expansion coefficient from that of at least one of a semiconductor substrate(4) or an interlayer dielectric(7), including a mask part(9) and an opening part(12). An individual opening part is surrounded by the mask part. At least either of a plurality of the individual opening parts or a plurality of the individual mask parts(11) exists and is distributed on the whole surface of a chip.
摘要翻译：目的：提供一种半导体集成电路，用于通过向半导体衬底的背面照射红外线来防止形成在半导体衬底的前表面上的电路器件部分。构成：掩模层（1）由与半导体基板（4）或层间电介质（7）中的至少一个不同的热膨胀系数的材料构成，包括掩模部（9）和开口部（12）。单个开口部分被掩模部分包围。多个单独的开口部分或多个单独的掩模部分（11）中的至少一个存在并分布在芯片的整个表面上。

14. 发明公开

KR1020020007344A 조작에 대해 안전한 집적 회로 无效
标题翻译：操作验证集成电路
公开(公告)号：KR1020020007344A
公开(公告)日：2002-01-26
申请号：KR1020017012271
申请日：2000-03-01
申请人： 인피니언 테크놀로지스 아게
发明人： 포크란트,볼프강
IPC分类号： G06F11/00
CPC分类号： H01L23/57 , G06F21/87 , H01L2924/0002 , H01L2924/00
摘要： 본발명은집적회로에관한것이며, 상기회로에서보호될정보를갖는회로가차폐면에의해커버되며, 상기평면에서네트워크는다수의노드로형성된다. 노드의일부는목표값실제값비교를위한수단에연결된다. 상기수단에의해각각의노드가특징적인출력전류를근거로하여테스트된다. 특징적인출력전류와의편차는회로내에저장된, 조작또는분석으로부터보호될정보의변화를야기한다.
摘要翻译：本发明涉及一种集成电路，其中包括要被保护的信息的电路被屏蔽表面覆盖。包括多个节点的网络被配置在所述屏蔽表面中。节点的一部分被链接到用于期望和真实状态之间的比较的装置。关于使用所述装置的特性输出电流来验证每个节点。与特征输出电流的偏差导致存储在电路中的信息的变化，并且被保护以防止操作或分析。

15. 发明公开

KR1020170121261A ROM 셀들을 갖는 비휘발성 메모리 셀들의 어레이 审中-实审
标题翻译：具有ROM单元的非易失性存储单元阵列
公开(公告)号：KR1020170121261A
公开(公告)日：2017-11-01
申请号：KR1020177027334
申请日：2016-02-05
申请人： 실리콘 스토리지 테크놀로지 인크
发明人： 김진호 , 티와리비핀 , 두난 , 리우시안 , 치안샤오조우 , 바이닝 , 유에카이만
IPC分类号： H01L27/11524 , H01L27/11526 , H01L27/112 , H01L29/423
CPC分类号： H01L27/11524 , H01L23/57 , H01L27/11226 , H01L27/11233 , H01L27/11253 , H01L27/11519 , H01L29/42328 , H01L29/788 , H01L29/7881
摘要： 기판내에형성되고채널영역이사이에있는이격된소스영역과드레인영역, 채널영역의제1 부분위에배치되면서그로부터절연되는제1 게이트, 및채널영역의제2 부분위에배치되면서그로부터절연되는제2 게이트를각각이갖는복수의 ROM 셀들, 및복수의 ROM 셀들위에연장되는전도성라인을포함하는메모리디바이스가개시된다. 전도성라인은 ROM 셀들의제1 서브그룹의드레인영역들에전기적으로커플링되고, ROM 셀들의제2 서브그룹의드레인영역들에전기적으로커플링되지않는다. 대안으로, ROM 셀들의제1 서브그룹은각각이채널영역내에더 높은임계전압주입영역을포함하는반면, ROM 셀들의제2 서브그룹은각각이채널영역내에어떠한더 높은임계전압주입영역을포함하지않는다.
摘要翻译：为形成在所述基板和布置在所述沟道区的所述第一部分在所述漏极区域，而设置在所述第一栅极的第二部分移动该离开的源极区，沟道区，以及沟道区从它绝缘的第二栅绝缘的公开了一种存储器件，其包括多个ROM单元，每个ROM单元具有在多个ROM单元上延伸的导电线。导电线被电耦合到所述子组的ROM单元中的第一漏极区，并且不电耦合到所述第二子组的ROM单元的所述漏极区。可选地，第一子组ROM的细胞，而含有较高的阈值电压注入区在沟道区中，分别与所述第二子组的ROM单元的不包括在沟道区域中的任何更高的阈值电压注入区，分别不要。

16. 发明授权

KR100515555B1 분석으로부터 보호되는 집적 회로 장치 및 그 회로 장치의제조 방법 有权
标题翻译：对分析进行保护的集成电路配置，以及生成配置的方法
公开(公告)号：KR100515555B1
公开(公告)日：2005-09-16
申请号：KR1020037006920
申请日：2001-11-08
申请人： 인피니언 테크놀로지스 아게
发明人： 얀케마르쿠스
IPC分类号： H01L27/02
CPC分类号： H01L23/57 , G06K19/07363 , H01L23/522 , H01L23/552 , H01L23/585 , H01L2924/0002 , H01L2924/00
摘要： 로직 모듈의 와이어링 플랜을 작성할 때, 배선(20)의 합성 방법에 의해 개방되는 상부 금속 평면(10-13)내의 영역(1)은 집적 회로를 보호하기 위해 사용되는 배선(30)으로 최대로 채워진다. 상기 배선은 제어 또는 평가를 위한 소자(T4)의 이용 가능성에 따라 센서 배선(31-33)으로서 제공되거나, 또는 단지 포텐셜 어택커를 혼동시키기 위한 접속 없는 배선(34)으로서 제공된다.

17. 发明公开

KR1020050030974A 집적 회로 및 그 제조 방법 无效
标题翻译：具有识别码的集成电路及其制造方法
公开(公告)号：KR1020050030974A
公开(公告)日：2005-03-31
申请号：KR1020057002466
申请日：2003-07-01
申请人： 엔엑스피 비 브이
发明人： 히셀즈아드리아누스씨엘
IPC分类号： H01L23/58
CPC分类号： H01L23/57 , H01L23/544 , H01L2223/5444 , H01L2924/0002 , H01L2924/00
摘要： The integrated circuit (1) according to the invention comprises a set of cells (10), each of the cells (11, 13, 15, 19) comprises an electrical device (20) with a device parameter whose parameter value is a function of random parametric variations. The set of cells (10) comprises a first subset (12) of identification cells (13) with first random parametric variations, and a second subset (14) of cells (11, 15,19), which are able to generate an identification code by measuring the random differences between the parameter values of the identification cells (13). According to the invention the cells (11, 15, 19) of the second subset (14) have second random parametric variations, which are smaller than the first random parametric variations, thereby making the generation of the identification code relatively easy.
摘要翻译：根据本发明的集成电路（1）包括一组单元（10），每个单元（11,13,15,19）包括具有设备参数的电气设备（20），其参数值是随机参数变化。所述单元组（10）包括具有第一随机参数变化的识别单元（13）的第一子集（12）和能够产生识别的单元（11,15,19）的第二子集（14）通过测量识别单元（13）的参数值之间的随机差异来代码。根据本发明，第二子集（14）的单元（11,15,19）具有比第一随机参数变化小的第二随机参数变化，从而使识别码的生成相对容易。

18. 发明公开

KR1020040010564A 분석으로부터 보호되는 집적 회로 장치 및 그 회로 장치의제조 방법 有权
标题翻译：集成电路器件免受分析和制造电路器件的方法的影响
公开(公告)号：KR1020040010564A
公开(公告)日：2004-01-31
申请号：KR1020037006920
申请日：2001-11-08
申请人： 인피니언 테크놀로지스 아게
发明人： 얀케마르쿠스
IPC分类号： H01L27/02
CPC分类号： H01L23/57 , G06K19/07363 , H01L23/522 , H01L23/552 , H01L23/585 , H01L2924/0002 , H01L2924/00
摘要： 로직 모듈의 와이어링 플랜을 작성할 때, 배선(20)의 합성 방법에 의해 개방되는 상부 금속 평면(10-13)내의 영역(1)은 집적 회로를 보호하기 위해 사용되는 배선(30)으로 최대로 채워진다. 상기 배선은 제어 또는 평가를 위한 소자(T4)의 이용 가능성에 따라 센서 배선(31-33)으로서 제공되거나, 또는 단지 포텐셜 어택커를 혼동시키기 위한 접속 없는 배선(34)으로서 제공된다.

19. 发明授权

KR100393214B1 패드의 수를 최소화하기 위한 칩 식별 부호 인식 장치 및이를 내장한 반도체 장치 失效
标题翻译： 패드의수를최소화하기위한칩부호인식장치및이를내장한반도체장치
公开(公告)号：KR100393214B1
公开(公告)日：2003-07-31
申请号：KR1020010005947
申请日：2001-02-07
申请人： 삼성전자주식회사
发明人： 허부영 , 김원철
IPC分类号： H01L27/04
CPC分类号： G11C7/20 , G11C17/143 , G11C17/16 , G11C17/18 , G11C29/027 , G11C29/12 , G11C2029/4402 , H01L23/57 , H01L2223/5444 , H01L2924/0002 , H01L2924/00
摘要： A semiconductor device having an apparatus is provided for recognizing chip identification capable of minimizing the number of pads. The apparatus for recognizing chip identification comprises a counter circuit for counting a clock signal in response to a reset signal and decoding the counted clock signal to produce at least one decoding signal; and a fuse circuit comprising a plurality of fuse arrays, each fuse of the plurality of fuse arrays representing chip identification information, for outputting an output signal indicating whether each fuse of the plurality of fuse arrays is cut in response to the at least one decoding signal. The apparatus for recognizing chip identification minimizes the number of pads required for a semiconductor chip, occupies a small portion of a semiconductor device, and reads chip information in a package state of a semiconductor device.
摘要翻译：提供具有装置的半导体器件用于识别能够最小化焊盘数量的芯片识别。用于识别芯片识别的装置包括：计数器电路，用于响应于重置信号对时钟信号进行计数，并对计数的时钟信号进行解码以产生至少一个解码信号; 以及包括多个熔丝阵列的熔丝电路，所述多个熔丝阵列中的每个熔丝表示芯片识别信息，用于响应于所述至少一个解码信号而输出指示所述多个熔丝阵列中的每个熔丝是否被切断的输出信号。用于识别芯片识别的装置最小化半导体芯片所需的焊盘的数量，占据半导体器件的一小部分，并且在半导体器件的封装状态下读取芯片信息。

20. 发明公开

KR1020020065767A 패드의 수를 최소화하기 위한 칩 식별 부호 인식 장치 및이를 내장한 반도체 장치 失效
标题翻译：用于识别芯片识别标记的装置，用于最小化包括其数量的PADS和半导体器件
公开(公告)号：KR1020020065767A
公开(公告)日：2002-08-14
申请号：KR1020010005947
申请日：2001-02-07
申请人： 삼성전자주식회사
发明人： 허부영 , 김원철
IPC分类号： H01L27/04
CPC分类号： G11C7/20 , G11C17/143 , G11C17/16 , G11C17/18 , G11C29/027 , G11C29/12 , G11C2029/4402 , H01L23/57 , H01L2223/5444 , H01L2924/0002 , H01L2924/00
摘要： PURPOSE: An apparatus for recognizing a chip identification mark for minimizing the number of pads is provided to recognize the identification of a chip even in a package state while not increasing the size of a circuit, by not using many registers and by using a simple counter circuit and a fuse circuit. CONSTITUTION: The counter circuit receives a predetermined reset signal and a predetermined clock signal from the outside in a test mode of recognizing the identification mark of the semiconductor chip. The counter circuit is reset in response to the reset signal and counts the clock signal. The counter circuit decodes the counted result and generates at least one decoding signal. The fuse circuit has a plurality of fuses for storing plenty of information associated with the identification mark of the semiconductor chip. The fuse circuit outputs a signal for determining whether the fuses are cut, in response to at least one decoding signal outputted from the counter circuit.
摘要翻译：目的：提供用于识别用于最小化焊盘数目的芯片识别标记的装置，以便即使在封装状态下也可以识别芯片的标识，同时不增加电路的尺寸，不使用多个寄存器并使用简单的计数器电路和保险丝电路。构成：在识别半导体芯片的识别标记的测试模式中，计数器电路从外部接收预定的复位信号和预定的时钟信号。计数器电路根据复位信号复位，对时钟信号进行计数。计数器电路解码计数结果并产生至少一个解码信号。熔丝电路具有多个保险丝，用于存储与半导体芯片的识别标记相关联的大量信息。响应于从计数器电路输出的至少一个解码信号，熔丝电路输出用于确定熔丝是否被切断的信号。

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