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11. 发明公开

KR1020040060399A 반도체소자의 콘택 형성방법 失效
标题翻译：形成半导体器件接触的方法
公开(公告)号：KR1020040060399A
公开(公告)日：2004-07-06
申请号：KR1020020087189
申请日：2002-12-30
申请人： 에스케이하이닉스 주식회사
发明人： 최동구 , 최봉호
IPC分类号： H01L21/28
摘要： PURPOSE: A method for forming a contact of a semiconductor device is provided to improve contact margin by forming a spacer at the inner wall of a storage node contact hole. CONSTITUTION: A bit line(43) with a hard mask(45) thereon is formed on a substrate(41). The first insulating spacer(47) is formed at both sidewalls of the bit line using a nitride layer having step coverage of 85-100 %. An interlayer dielectric is formed on the resultant structure. A storage node contact hole(200) is formed by selectively etching the interlayer dielectric. The second insulating spacer(51) is formed at the inner wall of the storage node contact hole using a nitride layer having step coverage of 10-40 %.
摘要翻译：目的：提供一种用于形成半导体器件的接触的方法，以通过在存储节点接触孔的内壁处形成隔离物来改善接触边界。构成：在基板（41）上形成有位于其上的硬掩模（45）的位线（43）。使用阶梯覆盖率为85-100％的氮化物层，在位线的两个侧壁处形成第一绝缘间隔物（47）。在所得结构上形成层间电介质。通过选择性地蚀刻层间电介质形成存储节点接触孔（200）。使用阶梯覆盖率为10-40％的氮化物层，在存储节点接触孔的内壁形成第二绝缘间隔物（51）。

12. 发明公开

KR1020030050842A 반도체소자의 제조방법 无效
标题翻译：形成半导体器件接触孔的方法
公开(公告)号：KR1020030050842A
公开(公告)日：2003-06-25
申请号：KR1020010081376
申请日：2001-12-19
申请人： 에스케이하이닉스 주식회사
发明人： 장성수 , 최동구
IPC分类号： H01L21/205
摘要： PURPOSE: A method for forming the contact hole of a semiconductor device is provided to prevent voids between interlayer dielectrics by improving reflected power, and restrain clipping of the mask nitride layer of a bitline. CONSTITUTION: A bitline(110) and a mask nitride layer(120) are sequentially deposited on a semiconductor substrate(100). A space(130) is formed at the sidewall of the bitline pattern. Isolation between bitlines is carried out by depositing an interlayer dielectric(140) with plasma.
摘要翻译：目的：提供一种用于形成半导体器件的接触孔的方法，以通过提高反射功率来防止层间电介质之间的空隙，并且抑制位线的掩模氮化物层的削波。构成：在半导体衬底（100）上依次沉积位线（110）和掩模氮化物层（120）。在位线图案的侧壁处形成有空间（130）。位线之间的隔离是通过用等离子体沉积层间电介质（140）进行的。

13. 发明公开

KR1020010058322A ＣＨ₃Ｆ 가스를 사용한 반도체 소자의 식각 방법 无效
标题翻译：使用CH3F气体蚀刻半导体器件的方法
公开(公告)号：KR1020010058322A
公开(公告)日：2001-07-05
申请号：KR1019990062576
申请日：1999-12-27
申请人： 에스케이하이닉스 주식회사
发明人： 최동구 , 박찬로 , 설여송
IPC分类号： H01L21/3065
摘要： PURPOSE: A method for etching a semiconductor device using CH3F gas is provided to reduce the thickness of a photoresist layer necessary for an etch process, by etching a layer to etch under the photoresist layer while hardly etching the photoresist layer on the layer to etch. CONSTITUTION: A layer to etch is formed on a semiconductor substrate(11) having a predetermined pattern. A photoresist pattern exposing a portion to etch is formed on the layer to etch. The layer to etch is etched by using a mixture gas of CH3F gas and fluorine-based gas.
摘要翻译：目的：提供一种使用CH 3 F气体蚀刻半导体器件的方法，以通过蚀刻在光致抗蚀剂层下方蚀刻的层，同时几蚀刻蚀刻该层上的光致抗蚀剂层来减少蚀刻工艺所需的光致抗蚀剂层的厚度。构成：在具有预定图案的半导体衬底（11）上形成蚀刻层。在该层上形成暴露蚀刻部分的光致抗蚀剂图案以进行蚀刻。通过使用CH 3 F气体和氟基气体的混合气体蚀刻蚀刻层。

14. 发明公开

KR1020080071706A 반도체 소자의 제조 방법 无效
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020080071706A
公开(公告)日：2008-08-05
申请号：KR1020070009926
申请日：2007-01-31
申请人： 에스케이하이닉스 주식회사
发明人： 한기현 , 최동구
IPC分类号： H01L21/336
摘要： A method for manufacturing a semiconductor device is provided to improve operation reliability of the semiconductor device by preventing a gate hardmask nitride film from being peeled off. A gate insulation film is formed on a semiconductor substrate and a dual polysilicon electrode is formed on the gate insulation film(S301). A tungsten silicide electrode is formed on the dual polysilicon electrode(S302). A buffer film is formed on the tungsten silicide electrode(S303). A gate hardmask nitride film is formed on the buffer film(s304). The gate hardmask nitride film, the buffer film, the tungsten silicide electrode, and the dual polysilicon electrode are patterned by using masking and etching processes, such that a gate pattern is formed(S305).
摘要翻译：提供一种制造半导体器件的方法，以通过防止栅极硬掩模氮化物膜被剥离来改善半导体器件的操作可靠性。在半导体基板上形成栅极绝缘膜，在栅极绝缘膜上形成双重多晶硅电极（S301）。在双重多晶硅电极上形成硅化钨电极（S302）。在硅化钨电极上形成缓冲膜（S303）。在缓冲膜上形成栅极硬掩模氮化物膜（s304）。通过使用掩模和蚀刻工艺对栅极硬掩模氮化物膜，缓冲膜，硅化钨电极和双重多晶硅电极进行图案化，从而形成栅极图案（S305）。

15. 发明公开

KR1020080060307A 반도체 제조 장비의 챔버 내 폴리머 제거방법 无效
标题翻译：半导体制造设备室拆除聚合物的方法
公开(公告)号：KR1020080060307A
公开(公告)日：2008-07-02
申请号：KR1020060134254
申请日：2006-12-27
申请人： 에스케이하이닉스 주식회사
发明人： 한기현 , 최동구
IPC分类号： H01L21/02 , H01L21/3065
摘要： A method for removing polymer within a chamber of semiconductor manufacturing equipment is provided to remove the polymer generated in an etch process completely by performing a post process after removing a wafer from the chamber. A wafer is removed from the inside of a chamber after a metal etch process in which polymer is removed from the sidewall and lower part of the chamber is completed(201). A post process is performed(202). The post process includes a first process using polymer reaction(202A), a second process of etching the polymer(202B), and a third process of removing gases generated in the first and second processes(202C).
摘要翻译：提供了一种用于在半导体制造设备的室内去除聚合物的方法，以在从室中除去晶片之后通过执行后处理来完全去除在蚀刻工艺中产生的聚合物。在金属蚀刻工艺之后，从室的内部去除晶片，其中聚合物从侧壁移除并且室的下部完成（201）。执行后处理（202）。后处理包括使用聚合物反应（202A）的第一工艺，蚀刻聚合物（202B）的第二工艺，以及除去在第一和第二工艺（202C）中产生的气体的第三工艺。

16. 发明公开

KR1020070021496A 반도체 소자의 제조방법 无效
公开(公告)号：KR1020070021496A
公开(公告)日：2007-02-23
申请号：KR1020050075789
申请日：2005-08-18
申请人： 에스케이하이닉스 주식회사
发明人： 박창헌 , 최동구
IPC分类号： H01L21/768
CPC分类号： H01L21/32136 , H01L21/32139
摘要： 본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 수 개의 금속배선용 콘택플러그를 구비한 반도체기판을 제공하는 단계와, 상기 반도체기판 상에 금속막을 형성하는 단계와, 상기 금속막 상에 마스크패턴을 형성하는 단계와, 상기 마스크패턴을 식각장벽으로 이용하면서 전기적 중화제 역할을 하는 수소(H) 또는 헬륨(He)을 포함한 식각 가스를 이용해서 상기 금속막을 플라즈마 식각하여 콘택플러그와 콘택되는 금속배선을 형성하는 단계와, 상기 마스크패턴을 제거하는 단계를 포함한다. 본 발명에 따르면, 알루미늄 재질의 금속배선을 형성함에 있어서, 알루미늄막 식각시 전기적 중화제 역할을 하는 수소(H) 또는 헬륨(He)을 포함한 식각 가스를 이용함으로써, 배선의 오정렬 및 플라즈마 쉬스(plasma sheath)에 기인하는 양이온의 어택(attack)으로 인한 배선 측벽의 노치(notch) 발생을 억제할 수 있다.

17. 发明公开

KR1020060119108A 반도체 캐패시터의 스토리지 전극 형성방법 无效
标题翻译：用于形成储存节点半导体电容器的方法
公开(公告)号：KR1020060119108A
公开(公告)日：2006-11-24
申请号：KR1020050041683
申请日：2005-05-18
申请人： 에스케이하이닉스 주식회사
发明人： 이동렬 , 최동구
IPC分类号： H01L27/108
CPC分类号： H01L28/91 , H01L21/32135
摘要： A method for forming a storage electrode in a semiconductor capacitor is provided to reduce an excessive etch time and increase a height of a storage electrode by using HBr and Cl2 as a base gas. A cap oxide film(4) is formed on a semiconductor substrate(2). The cap oxide film is etched to form a hole on which a lower electrode will be formed. A conductive film(6) for a storage electrode is coated with a photo-resist layer(8) to fill the hole. A surface of the photo-resist layer and the conductive film for the storage electrode on the cap oxide film are removed by an etch back process to expose the cap oxide layer. The photo-resist layer is removed. The etch back process which removes the surface of the photo-resist layer and the conductive film for the storage electrode on the cap oxide film is performed by using HBr and Cl2 as a base gas.
摘要翻译：提供一种用于在半导体电容器中形成存储电极的方法，以通过使用HBr和Cl2作为基础气体来减少过多的蚀刻时间并增加存储电极的高度。在半导体衬底（2）上形成帽氧化膜（4）。蚀刻帽氧化膜以形成其上将形成下电极的孔。用于存储电极的导电膜（6）涂覆有光致抗蚀剂层（8）以填充孔。通过回蚀工艺去除光刻胶层的表面和盖氧化膜上的存储电极用导电膜，以暴露盖氧化物层。除去光致抗蚀剂层。通过使用HBr和Cl2作为基础气体来进行去除光刻胶层的表面的蚀刻后处理和用于氧化膜上的存储电极的导电膜。

18. 发明授权

KR100645838B1 반도체 소자의 메탈 콘택홀 형성 방법 失效
标题翻译：在半导体器件中制作金属接触孔的方法
公开(公告)号：KR100645838B1
公开(公告)日：2006-11-14
申请号：KR1020050036477
申请日：2005-04-30
申请人： 에스케이하이닉스 주식회사
发明人： 최동구
IPC分类号： H01L21/28
摘要： 본 발명은 메탈 콘택홀 식각시 발생하는 콘택홀 보잉 및 콘택 낫 오픈을 방지하면서 프로파일을 버티컬하게 확보하는데 적합한 반도체 소자의 메탈 콘택홀 형성 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 메탈 콘택홀 형성 방법은 셀영역과 주변회로영역이 구분된 기판 상부에 하드마스크를 포함한 비트라인을 형성하는 단계; 상기 비트라인을 포함하는 결과물의 전면에 제1절연막을 형성하는 단계; 상기 제1절연막을 식각하여 상기 셀영역에 스토리지노드콘택홀을 형성함과 동시에 상기 주변회로영역의 비트라인 상부가 드러나는 제1메탈콘택홀을 형성하는 단계; 상기 스토리지노드콘택홀과 제1메탈콘택홀 내부에 SOG를 매립하는 단계; 상기 SOG를 포함한 전면에 식각정지막과 제2절연막을 차례로 형성하는 단계; 상기 셀영역의 제2절연막과 식각정지막을 식각하여 스토리지노드홀을 형성하는 단계; 상기 스토리지노드홀에 의해 드러난 상기 SOG를 제거하여 상기 스토리지노드콘택홀을 오픈시키는 단계; 상기 스토리지노드콘택홀과 스토리지노드홀의 내부에 스토리지노드를 형성하는 단계; 상기 스토리지노드 상에 유전막과 상부전극을 형성하는 단계; 상기 상부전극이 형성된 결과물의 전면에 제3절연막을 형성하는 단계; 상기 주변회로영역의 제3절연막, 제2절연막 및 식각정지막을 식각하여 상기 제1메탈콘택홀의 SOG를 노출시키는 제2메탈콘택홀을 형성하는 단계; 및 상기 제2메탈콘택홀에 의해 드러난 상기 제1메탈콘택홀 내부의 SOG를 제거하는 단계를 포함한다.
메탈 콘택, SOG(Spin On Glass)

19. 发明公开

KR1020060113288A 반도체장치의 제조 방법 无效
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020060113288A
公开(公告)日：2006-11-02
申请号：KR1020050036575
申请日：2005-04-30
申请人： 에스케이하이닉스 주식회사
发明人： 신희승 , 최동구
IPC分类号： H01L27/108
CPC分类号： H01L28/91 , H01L27/10855
摘要： A method for fabricating a semiconductor device is provided to shorten an interval of the entire process time and reduce fabricating cost by performing a process for separating lower electrodes without introducing a lower electrode separating sub layer. An insulation layer is formed on a semiconductor substrate(21), having a plurality of open parts(28) for defining a lower electrode of a capacitor. A conductive layer is formed on the insulation layer along the shape of the open part. A thermal oxide layer on the conductive layer is removed. The conductive layer is more rapidly etched outside the open part than in the open part. A process for separating the lower electrode is performed by using etching equipment using a dual RF power source.
摘要翻译：提供了一种用于制造半导体器件的方法，以通过执行用于分离下电极而不引入下电极分离子层的处理来缩短整个处理时间的间隔并降低制造成本。绝缘层形成在半导体衬底（21）上，具有用于限定电容器的下电极的多个开口部分（28）。沿着开口部的形状在绝缘层上形成导电层。去除导电层上的热氧化层。导电层在开放部分之外比在开放部分中更快地蚀刻。通过使用使用双RF电源的蚀刻设备来执行用于分离下电极的工艺。

20. 发明公开

KR1020060055794A 반도체 소자의 콘택 형성방법 无效
公开(公告)号：KR1020060055794A
公开(公告)日：2006-05-24
申请号：KR1020040094951
申请日：2004-11-19
申请人： 에스케이하이닉스 주식회사
发明人： 최동구
IPC分类号： H01L21/8242 , H01L21/283 , H01L21/28 , H01L27/108
摘要： 본 발명은 웨이퍼 내의 균일한 메탈 콘택 바닥 임계치수(Bottom Critical Dimension)를 확보할 수 있는 반도체 소자의 메탈 콘택 형성방법에 관한 것이다. 본 발명의 방법은, 비트라인이 형성되고, 이를 덮도록 제1층간절연막이 형성된 반도체 기판을 제공하는 단계; 상기 제1층간절연막을 식각하여 비트라인을 노출시키는 제1콘택홀을 형성하는 단계; 상기 제1콘택홀 내에 SOG막을 매립시키는 단계; 상기 제1층간절연막 상에 캐패시터산화막을 증착하는 단계; 상기 캐패시터 산화막 상에 제2층간절연막을 증착하는 단계; 상기 제2층간절연막과 캐패시터산화막을 식각하여 SOG막을 노출시키는 제2콘택홀을 형성하는 단계; 상기 노출된 SOG막을 습식식각으로 제거하여 제3콘택홀을 형성하는 단계; 및 상기 제3콘택홀을 도전막으로 매립하는 단계;를 포함한다.

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