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1. 发明专利

JP6590718B2 情報処理装置及びその制御方法有权
公开(公告)号：JP6590718B2
公开(公告)日：2019-10-16
申请号：JP2016019033
申请日：2016-02-03
申请人：キヤノン株式会社
发明人：小澤学
IPC分类号： G06F1/3287 , G06F1/3237 , G11C11/34 , G11C5/00 , G06F12/00 , G11C5/04 , G11C5/14 , G11C7/10 , G06F1/3203

2. 发明专利

JP2018074065A 半導体装置审中-公开
公开(公告)号：JP2018074065A
公开(公告)日：2018-05-10
申请号：JP2016214605
申请日：2016-11-01
申请人：富士通株式会社
发明人：永井利明
IPC分类号： H01L25/07 , H01L25/18 , G11C5/00 , H01L25/065
CPC分类号： H01L25/0652 , G02B6/4214 , G02B6/43 , H01L24/13 , H01L24/16 , H01L24/17 , H01L25/0657 , H01L25/18 , H01L2224/02381 , H01L2224/0401 , H01L2224/13025 , H01L2224/131 , H01L2224/13147 , H01L2224/16145 , H01L2224/16146 , H01L2224/16227 , H01L2224/17181 , H01L2225/06513 , H01L2225/06517 , H01L2225/06534 , H01L2225/06541 , H01L2225/06555 , H01L2225/06572 , H01L2225/06589 , H01L2924/1431 , H01L2924/1434 , H01L2924/15192 , H01L2924/15311 , H01L2924/30105 , H01L2924/014 , H01L2924/00014
摘要：【課題】チップが適切に積層された半導体装置を提供すること。【解決手段】基板40上に回路面が上になるように実装され、ロジック回路50およびメモリ回路52の一方の回路を含む第1チップ10と、前記第1チップ上に回路面が下になり、接続電極24を介し前記ロジック回路と前記メモリ回路とが電気的に接続されるように実装され、前記ロジック回路および前記メモリ回路の他方の回路を含む第2チップ20と、前記基板と前記第2チップとの間に前記第1チップと並列に回路面が下になるように実装され、前記ロジック回路または前記メモリ回路に入出力される第1信号と前記第1信号より信号速度が速く外部に入出力される第2信号とを変換するインターフェース回路54と、前記ロジック回路または前記メモリ回路と前記インターフェース回路とを電気的に接続する第1貫通電極36と、を含む第3チップ30と、を具備する半導体装置。【選択図】図6

3. 发明专利

JPWO2016038748A1 記憶装置审中-公开
公开(公告)号：JPWO2016038748A1
公开(公告)日：2017-06-29
申请号：JP2016547650
申请日：2014-09-12
申请人：株式会社東芝
发明人：幹彦伊東 , 幹彦伊東 , 小柳　勝 , 勝小柳 , 真太郎林 , 真太郎林
IPC分类号： G11C5/00 , G06F12/16 , G11C11/401 , G11C29/12 , G11C29/50
CPC分类号： G06F3/0635 , G06F1/3287 , G06F3/0625 , G06F3/0656 , G06F3/0683 , G06F12/00 , G06F13/1673 , G06F13/4022 , G06F13/4282 , G11C5/025 , G11C29/021 , G11C29/12 , G11C29/1201 , G11C29/48
摘要：一つの実施形態によれば、コントロールチップと複数のメモリチップとを有する記憶装置が提供される。複数のメモリチップは、コントロールチップの上に積層されている。コントロールチップは、入力バッファを有する。入力バッファは、外部端子に電気的に接続されている。入力バッファは、コントロールチップ及び複数のメモリチップについて共通化されている。外部端子と複数のメモリチップとの間には、第1の伝送経路と第2の伝送経路とが設けられている。第1の伝送経路は、入力バッファを介した伝送経路である。第2の伝送経路は、入力バッファを介しない伝送経路である。コントロールチップは、第1のモードにおいて入力バッファをイネーブルして第1の伝送経路を活性化する。コントロールチップは、第2のモードにおいて入力バッファをディスエーブルして第2の伝送経路を活性化する。

4. 发明专利

JP6121604B2 半導体装置有权
公开(公告)号：JP6121604B2
公开(公告)日：2017-04-26
申请号：JP2016145998
申请日：2016-07-26
申请人：ルネサスエレクトロニクス株式会社
发明人：新居　浩二 , 浩二新居
IPC分类号： H01L21/8244 , H01L27/11 , G11C5/00 , G11C11/412 , G11C11/417
CPC分类号： G11C11/4125 , G11C5/005

5. 发明专利

JP6096929B2 集積型MRAMモジュール有权
公开(公告)号：JP6096929B2
公开(公告)日：2017-03-15
申请号：JP2015549786
申请日：2013-12-20
申请人：クアルコム,インコーポレイテッド
发明人：シアンユ・ドン , ジュン・ピル・キム , ジュンウォン・スー
IPC分类号： G11C5/00 , G06F12/00 , G06F12/08 , H01L25/065 , H01L25/07 , H01L25/18 , G11C11/15
CPC分类号： G11C11/16 , G11C11/1653 , G11C2211/5643 , Y10T29/49117

6. 发明专利

JP2017050040A 装置、システム、方法、プログラム、およびコンピュータ可読記憶媒体审中-公开
公开(公告)号：JP2017050040A
公开(公告)日：2017-03-09
申请号：JP2016188178
申请日：2016-09-27
申请人：インテル・コーポレーション
发明人：ヤン、ジョン−スン , コブラ、ダルシャン , ジュ、リウェイ , ジマーマン、デイビッド
IPC分类号： G11C5/00 , G01R31/02 , G01R31/28 , H01L21/8242 , H01L27/108 , H01L25/065 , H01L25/07 , H01L25/18 , G11C29/00
摘要：【課題】積層メモリアーキテクチャのための自己修復論理を提供する。【解決手段】メモリデバイス100は、第1のメモリダイエレメントを含む1又は複数のメモリダイエレメントを有するメモリ積層体120と、メモリ積層体に連結されたシステムエレメント110とを含む。第1のメモリダイエレメントは、複数のシリコン貫通ビア(TSV)を含み、該TSVは、データTSVと、1又は複数のスペアのTSVと、複数のデータTSVのうち欠陥をもつTSVの処理を修復する自己修復論理とを含む。欠陥をもつTSVの処理の修復には、1又は複数のスペアのTSVの利用が含まれる。【選択図】図1

7. 发明专利

JP6085832B2 装置および方法有权
标题翻译：装置和方法
公开(公告)号：JP6085832B2
公开(公告)日：2017-03-01
申请号：JP2016500250
申请日：2014-02-13
申请人：インテル・コーポレーション
发明人：ガラム、アリ , ノブナガ、ディーン , グオ、ジェイソン
IPC分类号： G11C5/00 , G06F12/00
CPC分类号： G11C16/30 , G06F1/3275 , G11C16/225 , G11C5/148 , G11C8/12 , Y02B60/1228

8. 发明专利

JP6083576B2 メモリデバイス、方法、およびシステム有权
标题翻译：存储器设备，方法和系统，
公开(公告)号：JP6083576B2
公开(公告)日：2017-02-22
申请号：JP2014548772
申请日：2011-12-23
申请人：インテル・コーポレーション
发明人：ヤン、ジョン−スン , コブラ、ダルシャン , ジュ、リウェイ , ジマーマン、デイビッド
IPC分类号： G11C29/00 , H01L25/065 , H01L25/07 , H01L25/18 , H01L27/10 , G11C5/00
CPC分类号： G11C29/70 , G11C29/025 , G11C29/04 , G11C29/4401 , G11C29/702 , G11C29/785 , G11C29/846 , H01L22/22 , H01L25/0657 , G11C2213/71 , H01L2225/06544 , H01L2225/06596 , H01L23/481 , H01L2924/0002

9. 发明专利

JP2017502444A 構成可能なピンを備える三次元フラッシュＮＯＲメモリシステム审中-公开
标题翻译：三维闪存NOR存储器系统，其包括一个可配置的销
公开(公告)号：JP2017502444A
公开(公告)日：2017-01-19
申请号：JP2016536215
申请日：2014-11-06
申请人：シリコンストーリッジテクノロージーインコーポレイテッドSilicon Storage Technology, Inc. , シリコンストーリッジテクノロージーインコーポレイテッドSilicon Storage Technology, Inc.
发明人：ヒューヴァントラン , ヒューヴァントラン , フンクオックグエン , フンクオックグエン , マークレイテン , マークレイテン
IPC分类号： G11C5/00 , G06F13/16 , G11C16/06
CPC分类号： G11C16/08 , G11C7/1045 , G11C7/1057 , G11C16/04 , G11C2207/105 , H01L24/13 , H01L24/14 , H01L24/16 , H01L25/0652 , H01L25/0657 , H01L25/18 , H01L2224/14181 , H01L2224/16145 , H01L2224/16225 , H01L2225/06513 , H01L2225/06517 , H01L2225/06541 , H01L2924/1431 , H01L2924/1432 , H01L2924/1434 , H01L2924/1435 , H01L2924/1438 , H01L2924/15311 , H01L2924/157
摘要：三次元NORフラッシュメモリシステムが開示される。このシステムは、構成可能な標準的なピン、構成可能な出力バッファ、及び構成可能な入力バッファを任意選択的に含む。
摘要翻译：维NOR闪存系统被公开。该系统包括可配置的标准销，可配置的输出缓冲器，以及可配置的输入缓冲器任选方式。

10. 发明专利

JP2017010605A デバイス相互接続の変化を可能にする積層メモリ审中-公开
标题翻译：堆叠存储器，其允许设备互连的变化
公开(公告)号：JP2017010605A
公开(公告)日：2017-01-12
申请号：JP2016136151
申请日：2016-07-08
申请人：インテル・コーポレーション
发明人：シューメーカー、ケネス , ボークト、ピート
IPC分类号： H01L25/065 , H01L25/07 , H01L25/18 , H01L27/10 , G06F13/16 , G11C5/00
CPC分类号： H01L2224/16145 , H01L2224/16225
摘要：【課題】製造費用の増大を抑制し、デバイス相互接続の変化を可能にする積層メモリを提供する。【解決手段】複数のパッドを含むシステム要素SoC、およびシステム要素と接続される、1つまたは複数のメモリダイ層を有するメモリスタック215を含み、システム要素SoC210とメモリスタックとの接続は、第1のメモリダイ層220とシステム要素SoCの複数のパッドとを接続するための相互接続を含む。メモリスタック内の単一のメモリダイ層の場合、複数のパッドの第1のサブセットが、システム要素SoCとメモリスタックとの接続のための第1のグループの相互接続に利用され、2つまたは2つを超えるのメモリダイ層の場合、複数のパッドの第1のサブセットおよび追加の第2のサブセットが、システム要素SoCとメモリスタックとの接続のための第1のグループの相互接続および第2のグループの相互接続に利用される。【選択図】図2
摘要翻译：甲抑制制造成本的增加，以提供一个堆叠的存储器，其允许设备互连的变化。一种系统元件SoC包括多个焊盘，并连接到该系统元件包括具有一个或多个存储器管芯的层，所以系统要素SoC210和存储栈，第一之间的连接的存储器堆215 它包括用于连接所述多个存储器管层220和系统元件的SoC的焊盘的互连。对于在存储器堆的单个存储器管层，所述多个焊盘中的第一子集，被用于互连第一组用于连接到所述系统元件SoC和存储栈中，两个或如果存储器裸片层比所述第一子集和所述附加所述多个接触垫的一第二子集的，所述系统的元件SOC的第一组用于连接到存储器堆叠互连与所述第二组它是用来连接。 .The

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