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1. 发明专利

JP5763472B2 演算回路及び演算装置有权
标题翻译：计算电路和计算单元
公开(公告)号：JP5763472B2
公开(公告)日：2015-08-12
申请号：JP2011174849
申请日：2011-08-10
申请人：ルネサスエレクトロニクス株式会社
发明人：小林悠記
IPC分类号： G06F7/02
CPC分类号： G06F7/38 , G06F7/026 , G06F2207/38

2. 发明专利

JP2014149808A Feature conversion device and feature conversion method 有权
标题翻译：特征转换装置和特征转换方法
公开(公告)号：JP2014149808A
公开(公告)日：2014-08-21
申请号：JP2013188144
申请日：2013-09-11
申请人： Denso It Laboratory Inc , 株式会社デンソーアイティーラボラトリ
发明人： SATO IKURO , SUZUKI KOICHIRO , ABE MITSURU
IPC分类号： G06N3/00 , G06F7/02 , G06F17/16 , G06T7/00
摘要： PROBLEM TO BE SOLVED: To provide a feature conversion device for calculating a conversion matrix W minimizing a bit coding error while suppressing calculation costs.SOLUTION: A feature conversion device 10 for converting the feature vectors of digital information into bit codes includes: a conversion matrix generation part 13 for generating a conversion matrix consisting of a plurality of conversion vectors for converting feature vectors into bit codes by using a plurality of feature vectors for learning; and a bit code conversion part 12 for converting the feature vectors into the bit codes by using the conversion matrix. The conversion matrix generation part 13 calculates an error occurrence rate due to the conversion of the plurality of feature vectors for learning into the bit codes, and generates the conversion matrix by using the error occurrence rate as a cost function.
摘要翻译：要解决的问题：提供一种特征转换装置，用于计算最小化位编码误差的转换矩阵W，同时抑制计算成本。解决方案：用于将数字信息的特征向量转换为比特码的特征转换装置10包括：转换矩阵生成部分13，用于通过使用多个用于学习的特征向量来生成由多个转换向量组成的转换矩阵，用于将特征向量转换成比特码; 以及用于通过使用转换矩阵将特征矢量转换成比特码的比特代码转换部分12。转换矩阵生成部13计算由于用于学习的多个特征向量转换成位码而导致的错误发生率，并且通过使用错误发生率作为成本函数来生成转换矩阵。

3. 发明专利

JP5512031B2 Bit judgment circuit, the bit string data selection circuit and the bit string data sequentially selected circuit 有权
公开(公告)号：JP5512031B2
公开(公告)日：2014-06-04
申请号：JP2013218053
申请日：2013-10-21
申请人：株式会社高速屋
发明人：敏男新庄 , 光裕國分
IPC分类号： G06F7/02

4. 发明专利

JP2014022976A Asynchronous maximum n value detection circuit and satellite signal capture device 有权
标题翻译：异步最大值检测电路和卫星信号捕获设备
公开(公告)号：JP2014022976A
公开(公告)日：2014-02-03
申请号：JP2012160508
申请日：2012-07-19
申请人： Seiko Epson Corp , セイコーエプソン株式会社
发明人： KARAKI NOBUO
IPC分类号： H04L27/22 , G01S19/30 , G01S19/34 , G06F7/02
摘要： PROBLEM TO BE SOLVED: To propose a new circuit which helps to reduce power consumption and is also capable of high speed operation, yet can detect high-order N pieces of data among input data.SOLUTION: In an asynchronous maximum N value detection circuit, data stored in four registers are respectively two-wire encoded by four corresponding two-wire encoders. A tournament type selection circuit composed of three selection circuits configured into tournament type selects minimum output data from among the output data of the four two-wire encoders. A correlation power value is two-wire encoded by an input data two-wire encoder, and the relative magnitudes of the output data thereof and the minimum output data selected by the tournament type selection circuit are compared by an input data comparator. If the output data of the input data two-wire encoder is larger, a control circuit exerts control so that the stored content of a register storing the minimum output data is overwritten with the output data of the input data two-wire encoder.
摘要翻译：要解决的问题：提出一种有助于降低功耗并且能够高速运行的新电路，但可以在输入数据中检测高阶N个数据。解决方案：在异步最大N值检测电路中，存储在四个寄存器中的数据分别由四个对应的双线编码器进行两线编码。由配置为锦标赛类型的三个选择电路组成的比赛型选择电路从四条二线编码器的输出数据中选择最小输出数据。相关功率值由输入数据二线编码器进行两线编码，并且通过输入数据比较器比较其输出数据的相对幅度和比赛型选择电路选择的最小输出数据。如果输入数据双线编码器的输出数据较大，则控制电路进行控制，使得存储最小输出数据的寄存器的存储内容被输入数据双线编码器的输出数据覆盖。

5. 发明专利

JP2012048337A Data selection circuit and data selection method 审中-公开
标题翻译：数据选择电路和数据选择方法
公开(公告)号：JP2012048337A
公开(公告)日：2012-03-08
申请号：JP2010187887
申请日：2010-08-25
申请人： Nec System Technologies Ltd , Necシステムテクノロジー株式会社
发明人： NARIMITSU TOKIHIRO
IPC分类号： G06F7/02
摘要： PROBLEM TO BE SOLVED: To equalize selection probabilities of respective input data alternatively selected out of a plurality of input data.SOLUTION: A data selection circuit 1 has a comparison circuit 2 and an adjustment circuit 3. The comparison circuit 2 sequentially compares a plurality of input data D, D... and alternatively selects a datum having the maximal value out of the plurality of input data D, D... By the way, apart from the input datum selected by the comparison circuit 2, a second input datum having the same maximal value may exist in the plurality of input data D, D... In such a case, the adjustment circuit 3 outputs the second input datum having the maximal value, instead of the input datum selected by the comparison circuit 2, as a datum having the maximal value when a combination of values of the plurality of input data D, D... matches a predetermined combination.
摘要翻译：要解决的问题：为了均衡从多个输入数据中交替选择的各个输入数据的选择概率。解决方案：数据选择电路1具有比较电路2和调整电路3.比较电路2顺序地比较多个输入数据D 1 ，D 2 ，或者选择具有多个输入数据D 1 中的最大值的数据，D 2 ...顺便提及，除了比较电路2选择的输入数据外，具有相同最大值的第二输入数据可能存在于多个输入数据D 1 ，D 2 ...在这种情况下，调整电路3输出具有最大值的第二输入数据，而不是输入作为在多个输入数据D 1 ，D 的值组合时具有最大值的数据的数据， 2 ...匹配预定的组合。版权所有（C）2012，JPO＆INPIT

6. 发明专利

JP4685348B2 Efficient collating element structure for dealing with the large number of characters 有权
公开(公告)号：JP4685348B2
公开(公告)日：2011-05-18
申请号：JP2003500784
申请日：2002-05-22
申请人：オラクル・インターナショナル・コーポレイション
发明人：ホー，チン−ラン , ヤン，チャンピン
IPC分类号： G06F7/24 , G06F7/00 , G06F7/02 , G06F17/22 , G06F17/30
CPC分类号： G06F7/02 , G06F7/24 , G06F2207/025 , Y10S707/99934 , Y10S707/99937

7. 发明专利

JP2010277218A N-bit comparison circuit 有权
标题翻译： N位比较电路
公开(公告)号：JP2010277218A
公开(公告)日：2010-12-09
申请号：JP2009127280
申请日：2009-05-27
申请人： Oki Semiconductor Co Ltd , Okiセミコンダクタ株式会社
发明人： TAKAYANAGI TAKEHIRO
IPC分类号： G06F7/02 , H03K5/19
摘要： PROBLEM TO BE SOLVED: To solve the problem that any delay occurs in total comparison results, and that any mustache-like noise is superimposed on the total comparison results.
SOLUTION: An n-bit comparison circuit is provided with: n-1 one-bit comparison circuits 10 (=10-2 to 10-n) in which cascade connection is performed; a latch circuit 20; and a selection circuit 30. The latch circuit 20 latches final stage comparison results c[n] to be output from one-bit comparison circuit 10-n of the final stage in the falling of count-up data b[1] in an LSB to output a first signal q[1], and latches the final stage comparison results c[n] in the rising of the count-up data b[1] to output a second signal q[2]. A selection circuit 30 selects either the first signal q[1] or the second signal q[2] in the logical level of target data a[1] in the LSB to output the total comparison results.
COPYRIGHT: (C)2011,JPO&INPIT
摘要翻译：要解决的问题：为了解决总比较结果中出现任何延迟的问题，并且在总比较结果上叠加任何胡塞状噪声。解决方案：提供n位比较电路：执行级联连接的n-1个一比特比较电路10（= 10-2至10-n）锁存电路20; 和选择电路30.锁存电路20锁存最终级比较结果c [n]，以在LSB中的递增数据b [1]的下降中从最后级的一比特比较电路10-n输出输出第一信号q [1]，并且在递增数据b [1]的上升中锁存最后级比较结果c [n]，以输出第二信号q [2]。选择电路30选择LSB中的目标数据a [1]的逻辑电平中的第一信号q [1]或第二信号q [2]，以输出总比较结果。版权所有（C）2011，JPO＆INPIT

8. 发明专利

JP4584010B2 Median value calculation device, the median value calculation method and the median value calculation program 有权
公开(公告)号：JP4584010B2
公开(公告)日：2010-11-17
申请号：JP2005122781
申请日：2005-04-20
申请人：アイベックステクノロジー株式会社
发明人：亮平門脇
IPC分类号： G06F7/02

9. 发明专利

JP4439060B2 Floating point adder 有权
公开(公告)号：JP4439060B2
公开(公告)日：2010-03-24
申请号：JP35887199
申请日：1999-12-17
申请人：株式会社ルネサステクノロジ
发明人：ストライテンベルガーロバート , 喜嗣井上 , 淳子小原 , 浩行河合
IPC分类号： G06F7/485 , G06T11/00 , G06F5/00 , G06F7/02 , G06F7/50
CPC分类号： G06F7/485

10. 发明专利

JP2007329963A Comparator circuit having non-complementary input structure 审中-公开
标题翻译：具有非补充输入结构的比较器电路
公开(公告)号：JP2007329963A
公开(公告)日：2007-12-20
申请号：JP2007206470
申请日：2007-08-08
申请人： Agere Systems Inc , アギアシステムズインコーポレーテッド
发明人： GABARA THADDEUS JOHN
IPC分类号： H03K5/08 , G06F7/02 , G11C7/06 , H03K5/24
CPC分类号： G11C7/062 , G06F7/026 , H03K5/2481
摘要： PROBLEM TO BE SOLVED: To provide comparator circuits having non-complementary input structures. SOLUTION: A non-complementary comparator includes an evaluation element such as a memory cell, a differential amplifier or another type of circuit capable adapted to perform an evaluation function, and at least first and second input legs each coupled to a corresponding one of a first and second node of the evaluation element. The first and second input legs have non-complementary structures having associated therewith a variable parameter, e.g., a variable resistance, variable current or variable voltage, having a value that is a function of a corresponding input signal. The evaluation element performs a comparison of at least first and second inputs applied to the respective first and second input legs. COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：要解决的问题：提供具有非互补输入结构的比较器电路。解决方案：非互补比较器包括诸如存储器单元，差分放大器或能够执行评估功能的另一类型的电路的评估元件，以及至少第一和第二输入支路，每个耦合到相应的一个的评估元件的第一和第二节点。第一和第二输入支路具有非互补结构，其具有与其相关联的可变参数，例如具有作为相应输入信号的函数的值的可变电阻，可变电流或可变电压。评估元件执行至少应用于相应的第一和第二输入支路的第一和第二输入的比较。版权所有（C）2008，JPO＆INPIT

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