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1. 发明专利

JP2009535939A Viterbi decoding apparatus and technology 审中-公开
公开(公告)号：JP2009535939A
公开(公告)日：2009-10-01
申请号：JP2009507989
申请日：2007-04-27
申请人：クゥアルコム・インコーポレイテッドQualcomm Incorporated
发明人：シー、ガレット・ウェブスター
IPC分类号： H03M13/41
CPC分类号： H03M13/4107 , H03M13/395 , H03M13/3961 , H03M13/4176
摘要：符合化信号のマルチステージビタビ復号化を含んだビタビ復号化技術である。こうした技術には基数４の２ステージ復号化が含まれる。符合化信号は軟判定信号を含んでよい。ビタビ復号器は、ブランチメトリック生成器、トレリス相互接続、加算−比較要素、パスメトリックメモリ、トレースバック要素を含んでよい。加算−比較要素は、クロック周期あたり２個のトレースビットを各々選択する複数の加算−比較−選択ユニットを含んでよい。トレースバック要素は、符合化信号を復号化するために記憶されたトレースビットの書き込み、復号化、トレースを行うことができる。

2. 发明专利

JP4580927B2 Viterbi decoding apparatus, and a Viterbi decoding method 有权
公开(公告)号：JP4580927B2
公开(公告)日：2010-11-17
申请号：JP2006513808
申请日：2005-02-16
申请人：パナソニック株式会社
发明人：航也渡邉 , 剛弘鎌田
IPC分类号： H03M13/23 , G06F11/10 , H03M13/41
CPC分类号： H03M13/3994 , H03M13/4176

3. 发明专利

JP3900637B2 Viterbi decoding apparatus 失效
公开(公告)号：JP3900637B2
公开(公告)日：2007-04-04
申请号：JP35143497
申请日：1997-12-19
申请人：ソニー株式会社
发明人：俊之宮内 , 雅之服部
IPC分类号： G06F11/10 , H03M13/23 , H03M13/41
CPC分类号： H03M13/6583 , H03M13/4107 , H03M13/4123 , H03M13/4161 , H03M13/4176

4. 发明专利

JPWO2005117272A1 ビタビ復号装置、およびビタビ復号方法有权
公开(公告)号：JPWO2005117272A1
公开(公告)日：2008-04-03
申请号：JP2006513808
申请日：2005-02-16
申请人：松下電器産業株式会社
发明人：航也渡邉 , 航也渡邉 , 鎌田　剛弘 , 剛弘鎌田
IPC分类号： H03M13/23 , G06F11/10 , H03M13/41
CPC分类号： H03M13/3994 , H03M13/4176
摘要：ビタビ復号装置において、終結された符号の前後における誤り訂正特性の劣化を抑制する。ビタビ符号の終結タイミングを終結タイミング検出部(103)で検知し、トレースバック時において、その終結タイミング及び、その前後のタイミングにおいて固有のパスを通過するように、強制値生成部(105)で強制値を生成し、トレースバックポインタ(106)にその強制値を設定することにより、終結前の符号の復号状態が悪化した場合であっても、その影響を受けずに、次の符号の復号をすることを可能とし、誤り訂正能力を向上させる。

5. 发明专利

JP2007013337A Viterbi decoding device 有权
标题翻译： VITERBI解码器
公开(公告)号：JP2007013337A
公开(公告)日：2007-01-18
申请号：JP2005188846
申请日：2005-06-28
申请人： Sony Corp , ソニー株式会社
发明人： MIYAUCHI TOSHIYUKI , MIZUTANI YUICHI
IPC分类号： H03M13/41 , G06F11/10
CPC分类号： H03M13/4176 , H03M13/4169 , H03M13/6502
摘要： PROBLEM TO BE SOLVED: To enable a viterbi decoding device to reduce power consumption in tracing.
SOLUTION: A path memory part 15 of a viterbi decoding device for decoding a superimposition code is divided into an upper RAM for storing a selection path in a transition status where the least significant bit is 0 and a lower RAM for storing a selection path in a transition status where the least significant bit is 1. The data reading pause control of the upper RAM and the lower RAM is independently performed by a control circuit 26. The control circuit 26 specifies the RAM where it is not necessary to read the selection path by referring to the least significant bit of the transition status at the start of tracing in the tracing, and controls reading pause to the specified RAM.
COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：使维特比解码设备能够降低跟踪中的功耗。解决方案：用于解码叠加码的维特比解码装置的路径存储器部分15被划分为用于存储最低有效位为0的转换状态中的选择路径的上部RAM和用于存储选择的下部RAM 最低有效位为1的转换状态的路径。上位RAM和下位RAM的数据读取暂停控制由控制电路26独立执行。控制电路26指定不需要读取RAM的RAM 通过参考跟踪开始时的转移状态的最低有效位，并将读取暂停控制到指定的RAM，来选择路径。版权所有（C）2007，JPO＆INPIT

6. 发明专利

JP4600183B2 Viterbi decoding apparatus 有权
公开(公告)号：JP4600183B2
公开(公告)日：2010-12-15
申请号：JP2005188846
申请日：2005-06-28
申请人：ソニー株式会社
发明人：俊之宮内 , 祐一水谷
IPC分类号： H03M13/41 , G06F11/10
CPC分类号： H03M13/4176 , H03M13/4169 , H03M13/6502

7. 发明专利

JP2010206570A Decoding apparatus and decoding method 审中-公开
标题翻译：解码设备和解码方法
公开(公告)号：JP2010206570A
公开(公告)日：2010-09-16
申请号：JP2009050200
申请日：2009-03-04
申请人： Sony Corp , ソニー株式会社
发明人： SHINAGAWA HITOSHI , NODA MAKOTO , YAMAGISHI HIROYUKI
IPC分类号： H03M13/41
CPC分类号： H03M13/4176 , H03M13/4169 , H03M13/6561
摘要： PROBLEM TO BE SOLVED: To enable suppression of the size of memory which stores path selection information used in trace-back processes, and the latency accompanying decoding. SOLUTION: After xN-bit path selection information for radix -2 x is input with respect to a shift register 81 per clock and the amount corresponding to input k is stored, the amount of path selection information (kxN bits) is written at an address of a path memory RAM 82. In a trace-back circuit 83, the maximum likelihood path is selected, when a trace-back process takes place, based on the path selection information stored in the path memory RAM 82, and the value corresponding to each state on the maximum likelihood path is output as a decoding sequence. The present invention is applicable to receiving devices. COPYRIGHT: (C)2010,JPO&INPIT
摘要翻译：要解决的问题：为了能够抑制存储跟踪过程中使用的路径选择信息的存储器的大小以及伴随解码的等待时间。
解决方案：在每个时钟相对于移位寄存器81输入基数-2 x 的xN位路径选择信息之后，存储对应于输入k的量，路径选择量在路径存储器RAM82的地址处写入信息（kxN位）。在追溯回路83中，基于存储在路径存储器RAM 82中的路径选择信息，当追溯处理发生时，选择最大似然路径路径存储器RAM82，并且输出与最大似然路径上的每个状态相对应的值作为解码序列。本发明可应用于接收设备。版权所有（C）2010，JPO＆INPIT

8. 发明专利

JP3747604B2 Viterbi decoding apparatus 失效
公开(公告)号：JP3747604B2
公开(公告)日：2006-02-22
申请号：JP35143597
申请日：1997-12-19
申请人：ソニー株式会社
发明人：俊之宮内 , 雅之服部
IPC分类号： G06F11/10 , H03M13/41 , H03M13/23
CPC分类号： H03M13/4176 , H03M13/4161

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