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1. 发明专利

JP6282482B2 プログラマブル回路装置、コンフィギュレーション情報修復方法有权
公开(公告)号：JP6282482B2
公开(公告)日：2018-02-21
申请号：JP2014028797
申请日：2014-02-18
申请人：株式会社日立製作所
发明人：佐圓真 , 阪田健 , 大川雅司 , 菅野雄介
IPC分类号： H03K19/173
CPC分类号： H03K19/0075 , G06F11/183 , G06F11/185 , H03K19/17764

2. 发明专利

JP2015154417A プログラマブル回路装置、コンフィギュレーション情報修復方法有权
标题翻译：可编程电路设备，配置信息修复方法
公开(公告)号：JP2015154417A
公开(公告)日：2015-08-24
申请号：JP2014028797
申请日：2014-02-18
申请人：株式会社日立製作所
发明人：佐圓真 , 阪田健 , 大川雅司 , 菅野雄介
IPC分类号： H03K19/173
CPC分类号： H03K19/0075 , G06F11/183 , G06F11/185 , H03K19/17764
摘要：【課題】プログラマブル回路を含む装置において、プログラマブル回路の故障の修復時間を短縮し、装置の稼働割合を向上させること。【解決手段】プログラマブル回路FPGAを含む装置において、プログラマブル回路FPGAはコンフィギュレーション情報が記憶された不揮発メモリNVMとこの不揮発メモリVMより読出し速度が速い別のメモリに接続され、このプログラマブル回路FPGAはコンフィギュレーションメモリ制御回路CRMCと、このコンフィギュレーションメモリ制御回路CRMCにより、不揮発メモリNVMから、揮発性メモリVMと内蔵メモリBR等の別のメモリへの読出しを行うための信号線群を有し、高速な故障の修復が必要な一部の回路コンフィギュレーション情報をこの別のメモリに複写する。【選択図】図1
摘要翻译：要解决的问题：在包括可编程电路的设备中，减少故障可编程电路的修复时间，以提高器件的工作速率。解决方案：在包括可编程电路FPGA的器件中，可编程电路FPGA 连接到其中存储有配置信息的非易失性存储器NVM，以及具有比非易失性存储器NVM更快的读取速度的不同存储器。可编程电路FPGA包括：配置存储器控制电路CRMC; 以及使用配置存储器控制电路CRMC从用于从非易失性存储器NVM读取到诸如易失性存储器VM和内置存储器BR的另一存储器的信号线组。从故障中高速修复所需的电路配置信息的一部分被复制到另一个存储器。

3. 发明专利

JP2013038987A Mouse charging system 审中-公开
标题翻译：小鼠充电系统
公开(公告)号：JP2013038987A
公开(公告)日：2013-02-21
申请号：JP2011174895
申请日：2011-08-10
申请人： Giga-Byte Technology Co Ltd , 技嘉科技股▲ふん▼有限公司Giga−Byte Technology Co.,Ltd.
发明人： YING YUE LIN
IPC分类号： H02J7/00 , H01M10/44 , H01M10/46
CPC分类号： G06F3/03543 , G06F1/266 , H02H3/05 , H02H9/046 , H03K19/0075
摘要： PROBLEM TO BE SOLVED: To provide a charging system which charges a wireless mouse.SOLUTION: A mouse charging system is applied to an electronic device (310) including a power source (3101) and a first connection port (3102). The mouse charging system includes a mouse (110) and a receiver (210). A charging module (1104) of the mouse (110) is disposed in an outer frame structure and a first conductive piece of the mouse is disposed in the outer frame structure. The receiver (210) includes a second connection port (2102) and a second conductive piece (2101). The second connection port (2102) is electrically connected with a first connection port (3102) of the electronic device to allow the second connection port to electrically connect with the power source of the electronic device. The second conductive piece (2101) is selectively connected with the first conductive piece (1102) of the mouse. When the first conductive piece is connected with the second conductive piece, the power source of the electronic device becomes a chargeable to the charging module of the mouse.
摘要翻译：要解决的问题：提供对无线鼠标充电的充电系统。解决方案：鼠标充电系统应用于包括电源（3101）和第一连接端口（3102）的电子设备（310）。鼠标充电系统包括鼠标（110）和接收器（210）。鼠标（110）的充电模块（1104）设置在外框架结构中，并且鼠标的第一导电片设置在外框架结构中。接收器（210）包括第二连接端口（2102）和第二导电件（2101）。第二连接端口（2102）与电子设备的第一连接端口（3102）电连接，以允许第二连接端口与电子设备的电源电连接。第二导电片（2101）选择性地与鼠标的第一导电片（1102）连接。当第一导电片与第二导电片连接时，电子装置的电源变成可以对鼠标的充电模块充电的电源。版权所有（C）2013，JPO＆INPIT

4. 发明专利

JP2011138852A Lsi, failsafe lsi for railway, electronic device, and electronic device for railway 有权
标题翻译： LSI，用于铁路的FAILSAFE LSI，电子设备和用于铁路的电子设备
公开(公告)号：JP2011138852A
公开(公告)日：2011-07-14
申请号：JP2009296659
申请日：2009-12-28
申请人： Hitachi Ltd , 株式会社日立製作所
发明人： NAKAMIGAWA TETSUAKI , SHIMAMURA KOTARO , SAKUYAMA HIDEO , TAKEHARA TAKESHI
IPC分类号： H01L21/822 , G06F11/18 , G06F15/78 , H01L21/82 , H01L27/04
CPC分类号： H03K19/0075 , G05B9/03 , G06F11/1641 , H01L23/49838 , H01L23/50 , H01L24/16 , H01L24/48 , H01L27/0207 , H01L27/11898 , H01L2027/11875 , H01L2027/11877 , H01L2027/11879 , H01L2224/16225 , H01L2224/48091 , H01L2224/48227 , H01L2924/00014 , H01L2924/01019 , H01L2924/181 , H01L2924/1815 , H01L2924/00012 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
摘要： PROBLEM TO BE SOLVED: To solve such a problem that, in the technique of the conventional failsafe LSIs, the arrangement of processors and comparators in chips is mentioned, but the arrangement of package signal pins is not mentioned, and also, the correspondence to various peripheral circuits and high-speed external memories is not considered. SOLUTION: An internal interface in which outputs from two processors are collated into one is connected to a common system internal bus. A plurality of external interface circuits are connected to the common system internal bus. Furthermore, signal pins related to two systems are disposed at opposing corners of a package while signal pins related to the common system are disposed therebetween. COPYRIGHT: (C)2011,JPO&INPIT
摘要翻译：解决的问题为了解决在现有的故障保护LSI的技术中提到了芯片中的处理器和比较器的布置的问题，但是没有提及封装信号引脚的布置，而且，不考虑与各种外围电路和高速外部存储器的对应关系。
解决方案：将两个处理器的输出整合为一个的内部接口连接到公共系统内部总线。多个外部接口电路连接到公共系统内部总线。此外，与两个系统相关的信号引脚设置在封装的相对的角处，而与公共系统相关的信号引脚设置在它们之间。版权所有（C）2011，JPO＆INPIT

5. 发明专利

JP2015111821A リコンフィギャラブル回路、記憶装置、および記憶装置を備えた電子機器有权
标题翻译：可重新配置的电路，存储设备和存储设备的电子设备
公开(公告)号：JP2015111821A
公开(公告)日：2015-06-18
申请号：JP2014219856
申请日：2014-10-29
申请人：株式会社半導体エネルギー研究所
发明人：黒川義元
IPC分类号： G11C29/00 , G06F12/16 , G11C29/12 , H03K19/173
CPC分类号： H03K19/00392 , H03K19/0075 , H03K19/017581 , H03K19/17728 , H03K19/1776 , H03K19/20
摘要：【課題】記憶装置の冗長回路として好適なリコンフィギャラブル回路を提供する。【解決手段】プログラマブル・ロジック・エレメント(PLE)は、k個のロジック回路(例えば、XNOR回路)、k個のコンフィギュレーション・メモリ(CM)、k個のロジック回路の出力が入力される他のロジック回路(例えば、AND回路)を有する。AND回路の出力は、PLEのk個の入力のデータが、それぞれ、対応するk個のCMに格納されているコンフィギュレーション・データと全て一致しているか否かを表している。例えば、CMに記憶装置の不良ブロックのアドレスを格納しておき、PLEにアクセス要求された記憶装置のアドレスデータを入力することで、AND回路の出力から不良ブロックへのアクセスであるか否かを判定することができる。【選択図】図6
摘要翻译：要解决的问题：提供一种适用于存储设备的冗余电路的可重构电路。解决方案：可编程逻辑元件（PLE）包括k个逻辑电路（例如XNOR电路），k个配置存储器（CM），其他逻辑电路（例如，AND电路）输入k个逻辑电路的输出。 AND电路的输出表示PLE的k个输入的数据是否与存储在相应的k个CM中的配置数据完全一致。例如，通过将存储装置的缺陷块的地址存储在CM中，并且向PLE输入发出访问请求的存储装置的地址数据，可以确定是否依赖于对缺陷块的访问 AND电路的输出。

6. 发明专利

JP2015103940A データ受信装置およびフェイルセーフ回路有权
标题翻译：数据接收设备和故障安全电路
公开(公告)号：JP2015103940A
公开(公告)日：2015-06-04
申请号：JP2013242684
申请日：2013-11-25
申请人：株式会社メガチップス
发明人：藤盛靖弘
IPC分类号： H03K19/0175 , H03K5/19
CPC分类号： H04L1/0002 , H03K19/0075 , H04B1/12 , H04L25/0276
摘要：【課題】規格外の小振幅の差動入力信号が入力された場合に、誤動作を防止することができるデータ受信装置を提供する。【解決手段】データ受信装置は、受信回路と、フェイルセーフ回路とを備える。受信回路は、入力アンプ部と、論理信号処理回路と、フェイルセーフ検出信号に応じて、差動入力信号が規格外の小振幅である場合に、入力アンプ部と論理信号処理回路を停止状態にする受信停止制御回路とを備える。フェイルセーフ回路は、差動入力信号からDC成分を除去し、高電圧入力信号および低電圧入力信号を出力するハイパスフィルタと、高電圧入力信号の電圧レベルと低電圧入力信号の電圧レベルとの大小関係を表す比較結果信号を出力するコンパレータと、高電圧入力信号の電圧レベルが低電圧入力信号の電圧レベルよりも低い状態を表す比較結果信号の電圧レベルのパルス幅を、あらかじめ設定された時間だけ延長し、フェイルセーフ検出信号として出力するパルス幅延長回路とを備える。【選択図】図1
摘要翻译：要解决的问题：提供一种数据接收装置，其能够防止在输入超出规格的小幅度差分输入信号的情况下发生故障。解决方案：数据接收装置包括接收电路和故障保护电路。接收电路包括输入放大器部分，逻辑信号处理电路和接收停止控制电路，其在输入放大器部分和逻辑信号处理电路根据故障安全检测信号进入停止状态，在这种情况下其中差分输入信号是规格中的小幅度。故障安全电路包括：高通滤波器，从差分输入信号中去除直流分量，并输出高电压输入信号和低电压输入信号; 输出表示高电压输入信号的电压电平与低电压输入信号的电压电平之间的大小关系的比较结果信号的比较器; 以及脉冲宽度扩展电路，其延伸比较结果信号的电压电平的脉冲宽度，其表示高电压输入信号的电压电平低于低电压输入信号的电压电平的状态，恰好由预设时间，并将该信号作为故障安全检测信号输出。

8. 发明专利

JP2012009515A Semiconductor device 有权
标题翻译：半导体器件
公开(公告)号：JP2012009515A
公开(公告)日：2012-01-12
申请号：JP2010141987
申请日：2010-06-22
申请人： Fujitsu Semiconductor Ltd , 富士通セミコンダクター株式会社
发明人： KAMIMURA DAIKI
IPC分类号： H01L27/04 , H01L21/822 , H01L21/8238 , H01L27/092
CPC分类号： H03K19/0075 , H03K3/356156
摘要： PROBLEM TO BE SOLVED: To prevent data from being destroyed in a semiconductor device having a latch circuit.SOLUTION: A semiconductor device comprises: a first transistor P4 included in a latch circuit; a second transistor P1 that is included in the latch circuit, is formed in an well 40 that is shared with the first transistor P4, and has the same conductive type as the first transistor P4; and an well contact WC that is formed between the first transistor P4 and the second transistor P1 and connects the well 40 to a power supply. The charge occurring in the well 40 at the first transistor P4 side flows into the well contact WC, thereby preventing an influence of soft errors in the first transistor P4 from propagating to the second transistor P1. For this reason, a simultaneous occurrence of reversal of logic at two nodes in the latch circuit can be prevented, thereby preventing destruction of data.
摘要翻译：要解决的问题：防止在具有锁存电路的半导体器件中数据被破坏。解决方案：半导体器件包括：包含在锁存电路中的第一晶体管P4; 包括在锁存电路中的第二晶体管P1形成在与第一晶体管P4共用的阱40中，并且具有与第一晶体管P4相同的导电类型; 以及形成在第一晶体管P4和第二晶体管P1之间并且将阱40连接到电源的阱接触WC。在第一晶体管P4侧的阱40中发生的电荷流入阱接触WC，从而防止第一晶体管P4中的软误差的影响传播到第二晶体管P1。为此，可以防止在锁存电路中的两个节点同时发生逻辑反转，从而防止数据的破坏。版权所有（C）2012，JPO＆INPIT

9. 发明专利

JP2007082206A Redundancy circuits reinforced with respect to single event upset 审中-公开
标题翻译：冗余电路加强了单一事件
公开(公告)号：JP2007082206A
公开(公告)日：2007-03-29
申请号：JP2006238761
申请日：2006-09-04
申请人： Honeywell Internatl Inc , ハネウェル・インターナショナル・インコーポレーテッド
发明人： FULKERSON DAVID E
IPC分类号： H03K19/20 , H01L21/822 , H01L27/04 , H03K3/356
CPC分类号： H03K19/00338 , H03K19/0075
摘要： PROBLEM TO BE SOLVED: To provide a logic latch for storing output data, in addition to reinforcing of the radioactivity resistance. SOLUTION: A decision block is incorporated into a circuit design to provide reinforcement against single event upset and to store data. The decision block includes a storage element that stores data as long as inputs to the decision block remain constant. The decision block receives a first data input and a second data input from redundant logic blocks or from logic blocks, designed to provide complementary outputs. The decision block provides an output that is at a same logic level as the first data input, when the two data inputs are at expected logic levels during normal operating conditions (that is, there is no disturbances). The decision block provides an output that is at the same logic level as that of the previous output of the decision block, when the two data inputs are not at expected logic levels during normal operating conditions. COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：提供用于存储输出数据的逻辑锁存器，以及增强放射性电阻。解决方案：决策块被并入到电路设计中，以提供针对单事件不正常和存储数据的加强。决策块包括只要输入到决策块的数据保持不变就存储数据的存储元件。决策块从冗余逻辑块或逻辑块接收第一数据输入和第二数据输入，用于提供互补输出。当两个数据输入在正常操作条件期间处于预期逻辑电平时（即没有干扰），判定块提供与第一数据输入处于相同逻辑电平的输出。当正常操作条件下两个数据输入不在预期的逻辑电平时，判定块提供与判定块的先前输出的逻辑电平相同的逻辑电平。版权所有（C）2007，JPO＆INPIT

10. 发明专利

JP2018511147A 電気負荷をフェールセーフに分離するための安全スイッチングデバイス审中-公开
公开(公告)号：JP2018511147A
公开(公告)日：2018-04-19
申请号：JP2017549211
申请日：2016-03-18
申请人：ピルツゲーエムベーハーアンドコー.カーゲー
发明人：プルマン,ユルゲン , ラップ,ローラント , ツィンザー,クリストフ , スパタロ,アントニーノ , ギーガー,マルコ , シュヴェンケル,ハンス
IPC分类号： H01H47/00 , G05B9/02 , H01H47/32
CPC分类号： H01H47/005 , G05B9/03 , H01H47/002 , H01H47/22 , H01H50/54 , H02H1/0007 , H02H3/20 , H03K19/0075
摘要：【課題】電気負荷をフェールセーフに分離するための安全スイッチングデバイスであって、製造コストを低減することを可能にする安全スイッチングデバイスを提供する。【解決手段】安全関連入力信号を受信するための入力部44、安全関連入力信号を処理するための論理部50、リレーコイル56、ならびに、第1のリレー接点60.1、第2のリレー接点62.1、第3のリレー接点60.2および第4のリレー接点62.2を備える出力部54を有する。第1のリレー接点60.1および第2のリレー接点62.1は、互いに直列に配置され、第3のリレー接点60.2および第4のリレー接点62.2も、互いに直列に配置されている。第1のリレー接点60.1および第3のリレー接点60.2は、強制駆動リレー接点の第1の群60を形成するように互いに機械的に連結され、同様に、第2のリレー接点62.1および第4のリレー接点62.2は、強制駆動リレー接点の第2の群62を形成するように互いに機械的に連結されている。論理部50は、電気負荷24への電流を選択的に可能にするかまたはフェールセーフに遮断するために、強制駆動リレー接点の第1の群60、および、強制駆動リレー接点の第2の群62を冗長制御する。リレーコイル56は、論理部50が、単一のリレーコイル56を介して、リレー接点60.1、62.1、60.2、62.2を一緒に制御することができるように、強制駆動リレー接点の第1の群60および第2の群62に電磁的に結合されている。第1の群のリレー接点60.1、60.2は、第2の群のリレー接点62.1、62.2とは別個に機械的に移動することができる。【選択図】図2

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