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    • 3. 发明专利
    • Digital matched filter
    • 数字匹配滤波器
    • JP2003332886A
    • 2003-11-21
    • JP2003110812
    • 2003-04-15
    • Stmicroelectronics Incエスティーマイクロエレクトロニクス,インコーポレイテッド
    • DARBEL NICOLASGUILLEY SYLVAIN
    • H03H17/02H04B1/707
    • H03H17/0254
    • PROBLEM TO BE SOLVED: To provide a digital matched filter in which power consumption is reduced, and a silicon area is reduced.
      SOLUTION: The digital matched filter receives an input signal in a natural order. That input signal is then correlated against a code to produce filtered output signals. The filtered output signals, however, are produced from the correlation in a permuted order with respect to the received input signal. The code is the factorized first and second patterns. The filter includes: first filters for correlation with respect to the first code; second filters for correlation with respect to the second pattern; and a memory for storing the intermediate values produced by the correlative operation of the first filters. Certain ones of the intermediate values are thereafter selectively retrieved from the memory in response to an unique addressing scheme with respect to the correlation operations of each second filter. In accordance with the scheme, the retrieved intermediate values are reused in succeeding second filtering correlations.
      COPYRIGHT: (C)2004,JPO
    • 要解决的问题:提供一种数字匹配滤波器,其中功耗降低,硅面积减小。

      解决方案:数字匹配滤波器以自然的顺序接收输入信号。 然后该输入信号与代码相关以产生经滤波的输出信号。 然而,经滤波的输出信号是根据相对于所接收的输入信号的置换顺序的相关产生的。 代码是分解的第一和第二模式。 滤波器包括:用于与第一码相关的第一滤波器; 用于与第二图案相关的第二滤波器; 以及用于存储由第一滤波器的相关操作产生的中间值的存储器。 响应于关于每个第二滤波器的相关运算的唯一寻址方案,随后从存储器中选择性地检索某些中间值。 根据该方案,所检索的中间值在后续的第二滤波相关中重新使用。 版权所有(C)2004,JPO

    • 10. 发明专利
    • Digital correlator
    • JP2005519563A
    • 2005-06-30
    • JP2003575526
    • 2003-03-12
    • 株式会社東芝
    • ルウイス、ジョナサン・デビッド
    • G06F17/15H03H17/02H04B1/707
    • H04B1/7093G06F17/15H03H17/0254H04B1/7095
    • 発明は一般に、スペクトル拡散受信器のための、特に第三世代(3G)移動通信システムのための改良された相関器に関連する。 複数の遅延構成があるゴレイ相関器が説明される。 これらの遅延構成の少なくとも1つは共通の入力バス(720)を共有する複数のメモリ要素(704)と、メモリ要素の各々について1つである、複数のビット位置(712)を有する巡回シフトレジスタ(610)とを含み、各ビット位置は単一ビットを記憶し、関連するビット位置出力(706)を有し、各ビット位置出力が活動的であるとき、メモリ要素にデータを書き込むことを可能にするために、各ビット位置出力が前記メモリ要素の対応する1つと結合され、使用中に、前記巡回シフトレジスタのビット位置の1つだけが活動的であり、活動的なビット位置は共通バスのデータが書き込まれるメモリ要素を選択するためにシフトレジスタを通して巡回的に移動する。 巡回シフトレジスタは2つ以上の遅延構成の間で共有されてもよい。