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1. 发明专利

JP2015536564A ＥＳＤ保護用半導体デバイス有权
标题翻译：对于ESD保护半导体器件
公开(公告)号：JP2015536564A
公开(公告)日：2015-12-21
申请号：JP2015537101
申请日：2012-10-22
申请人：シーエスエムシーテクノロジーズエフエイビー1 カンパニーリミテッド , シーエスエムシーテクノロジーズエフエイビー1 カンパニーリミテッド
发明人：ジョンユリン , ジョンユリン , メンダイ , メンダイ , ヨンハイフー , ヨンハイフー
IPC分类号： H01L21/329 , H01L21/822 , H01L27/04 , H01L27/06 , H01L29/861 , H01L29/87
CPC分类号： H01L23/60 , H01L27/0262 , H01L29/0692 , H01L29/7436 , H01L2924/0002 , H01L2924/00
摘要：静電放電保護のための半導体デバイスは、基板と、該基板内に形成された第1のウェル及び第2のウェルとを含む。第1及び第2のウェルは、横並びに形成されて界面にて交わり、それぞれ第1の導電型及び第2の導電型を有する。第1の高濃度ドープ領域及び第2の高濃度ドープ領域が第1のウェルに形成される。第3の高濃度ドープ領域及び第4の高濃度ドープ領域が第2のウェルに形成される。第1、第2、第3、及び第4の高濃度ドープ領域が、それぞれ、第1の導電型、第2の導電型、第2の導電型、及び第1の導電型を有する。第1及び第2の高濃度ドープ領域の位置は、界面に平行な方向に沿って交互に配置される。【選択図】図1A
摘要翻译：用于静电放电保护，包括：基板，第一阱和第二半导体器件以及形成在衬底上。第一和第二阱在所述界面处形成由侧交点侧，每一个具有第一导电类型和第二导电类型电。形成在第一孔中的第一重掺杂区域和所述第二重掺杂区域。形成在第二阱第三重掺杂区域和的第四重掺杂区域。第一，第二，第三和第四重掺杂的，每一个都具有第一导电类型，第二导电类型，第二导电类型，以及第一导电类型区。所述第一和第二重掺杂区域的位置沿平行于界面的方向上交替排列。点域1A

2. 发明专利

JP5820311B2 半導体装置有权
公开(公告)号：JP5820311B2
公开(公告)日：2015-11-24
申请号：JP2012046825
申请日：2012-03-02
申请人：ルネサスエレクトロニクス株式会社
发明人：森下泰之
IPC分类号： H01L27/04 , H01L27/06 , H01L29/74 , H01L21/8228 , H01L27/082 , H01L21/822
CPC分类号： H01L27/0262 , H01L29/0692 , H01L29/74 , H01L29/7436 , H01L29/0649

3. 发明专利

JP5730331B2 BiCMOSプロセス技術における高電圧SCRMOS 有权
标题翻译：在BiCMOS工艺技术，高电压SCRMOS
公开(公告)号：JP5730331B2
公开(公告)日：2015-06-10
申请号：JP2012551160
申请日：2010-12-20
申请人：日本テキサス・インスツルメンツ株式会社 , テキサスインスツルメンツインコーポレイテッド
发明人：サミールピーペンハルカル
IPC分类号： H01L21/336 , H01L29/78 , H01L29/749 , H01L21/822 , H01L27/04 , H01L29/06 , H01L27/06
CPC分类号： H01L29/7436 , H01L27/0262 , H01L29/0692 , H01L29/749

4. 发明专利

JP5703790B2 半導体装置及びその製造方法有权
公开(公告)号：JP5703790B2
公开(公告)日：2015-04-22
申请号：JP2011017611
申请日：2011-01-31
申请人：富士通セミコンダクター株式会社
发明人：浅野正義 , 三谷純一
IPC分类号： H01L21/8234 , H01L27/088 , H01L21/822 , H01L27/04 , H01L21/336 , H01L29/78 , H01L27/06
CPC分类号： H01L27/0262 , H01L27/0277 , H01L29/0649 , H01L29/0653 , H01L29/0696 , H01L29/402 , H01L29/4238 , H01L29/456 , H01L29/4933 , H01L29/66121 , H01L29/66393 , H01L29/66689 , H01L29/7436 , H01L29/7816 , H01L29/87

5. 发明专利

JP2010021412A Semiconductor thyristor device 审中-公开
标题翻译：半导体晶体管器件
公开(公告)号：JP2010021412A
公开(公告)日：2010-01-28
申请号：JP2008181391
申请日：2008-07-11
申请人： Oki Micro Design Co Ltd , Oki Semiconductor Co Ltd , Okiセミコンダクタ株式会社 , 株式会社沖マイクロデザイン
发明人： MINEZAKI FUJIYUKI
IPC分类号： H01L21/822 , H01L21/8234 , H01L27/04 , H01L27/06 , H01L27/088 , H01L29/74
CPC分类号： H01L29/861 , H01L27/0262 , H01L29/7436 , H01L29/87
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor thyristor device capable of avoiding a leakage current that is generated due to the potential of the other wiring layer in a relation of a wiring layout. SOLUTION: The semiconductor thyristor device includes: a semiconductor substrate; two transistors which are different in junction type and provided adjacent to each other in the semiconductor substrate to constitute one thyristor element; a first wiring layer that is formed on the semiconductor substrate, and provides ground potential to one of the transistors; and a second wiring layer that is formed on the semiconductor substrate, and provides power source potential to the other of the transistors. The first wiring layer covers a region in the semiconductor substrate in which the two transistors adjoin each other. COPYRIGHT: (C)2010,JPO&INPIT
摘要翻译：解决的问题：提供一种半导体晶闸管器件，其能够避免由于布线布局之间的另一布线层的电位而产生的漏电流。半导体晶闸管器件包括：半导体衬底; 两个晶体管，它们在半导体衬底中的结型不同并且彼此相邻地构成一个晶闸管元件; 第一布线层，其形成在所述半导体基板上，并向所述晶体管之一提供接地电位; 以及第二布线层，其形成在所述半导体基板上，并且向所述晶体管中的另一个提供电源电位。第一布线层覆盖半导体衬底中两个晶体管彼此相邻的区域。版权所有（C）2010，JPO＆INPIT

6. 发明专利

JP2009064996A Semiconductor device and manufacturing method thereof 审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：JP2009064996A
公开(公告)日：2009-03-26
申请号：JP2007232242
申请日：2007-09-07
申请人： Sony Corp , ソニー株式会社
发明人： SUGIZAKI TARO
IPC分类号： H01L29/749 , H01L27/10
CPC分类号： H01L29/7436 , H01L27/1027 , H01L29/0834 , H01L29/66393 , H01L29/7455
摘要： PROBLEM TO BE SOLVED: To prevent a semiconductor substrate from being short-circuited to a silicide layer formed on an epitaxially-grown layer and the epitaxially-grown layer. SOLUTION: A semiconductor device has: the element formation region 12 of the semiconductor substrate 11 isolated by an element isolation region 14 formed on the semiconductor substrate 11; an insulating film 41 formed on the semiconductor substrate 11; an opening portion 42 formed on the insulating film 41 over a region for selective epitaxial growth in the element formation region 12; and a semiconductor layer 15 formed by selective epitaxial growth from the element formation region 12 of the semiconductor substrate 11 in the opening portion 42. COPYRIGHT: (C)2009,JPO&INPIT
摘要翻译：要解决的问题：为了防止半导体衬底与形成在外延生长层和外延生长层上的硅化物层短路。解决方案：半导体器件具有：通过形成在半导体衬底11上的元件隔离区域14隔离的半导体衬底11的元件形成区域12; 形成在半导体基板11上的绝缘膜41; 形成在元件形成区域12中用于选择性外延生长的区域上的绝缘膜41上的开口部分42; 以及通过从开口部分42中的半导体衬底11的元件形成区域12选择性地外延生长而形成的半导体层15.版权所有（C）2009，JPO＆INPIT

7. 发明专利

JP4245644B1 Electrostatic discharge protection device and a semiconductor integrated circuit having the same 有权
公开(公告)号：JP4245644B1
公开(公告)日：2009-03-25
申请号：JP2007301534
申请日：2007-11-21
申请人：シャープ株式会社
发明人：豪哉川添
IPC分类号： H01L21/822 , H01L27/04 , H01L27/06 , H01L29/74
CPC分类号： H01L29/7436 , H01L27/0262
摘要：【課題】レイアウトサイズを縮小可能で、静電気放電による過電流流入時に半導体集積回路への過電圧印加を低いターンオン電圧で抑制可能なサイリスタ構造の静電気保護装置を提供する。
【解決手段】第１導電型の半導体基板１と、第２導電型のウェル２と、半導体基板表面に形成される第２導電型でウェルより高不純物濃度のカソード及びアノードの一方となる第１不純物領域６と、半導体基板表面に形成される第１導電型で半導体基板より高不純物濃度の第１コンタクト不純物領域７と、ウェル表面上においてウェル表面に接して形成される第１導電型でカソード及びアノードの他方となる第２不純物領域４と、ウェル表面に形成される第２導電型でウェルより高不純物濃度の第２コンタクト不純物領域５と、半導体基板とウェルの境界領域の半導体基板表面とウェル表面の両方に跨って形成される第２導電型でウェルより高不純物濃度の境界不純物領域８を備える。
【選択図】図１

8. 发明专利

JP2008182239A Electrostatic discharge (esd) protection device 有权
标题翻译：静电放电（ESD）保护装置
公开(公告)号：JP2008182239A
公开(公告)日：2008-08-07
申请号：JP2008012891
申请日：2008-01-23
申请人： Samsung Electronics Co Ltd , 三星電子株式会社Samsung Electronics Co.,Ltd.
发明人： KANG MYOUNG-GON , SO KIKAN
IPC分类号： H01L21/822 , H01L21/8234 , H01L27/04 , H01L27/06 , H01L27/088
CPC分类号： H01L27/0262 , H01L29/7436
摘要： PROBLEM TO BE SOLVED: To provide an electrostatic discharge (ESD) protection device that decreases trigger voltage and increases holding voltage as compared with a conventional device. SOLUTION: The device includes an input/output section and a current discharge section, and the current discharge section includes a conductive region separated from a bridge region by a gate electrode, a well region formed under the conductive region, other well regions that are classified into the well region by other conductive regions, and a multi-addition conductive region implementing discharge paths of dual currents through other well regions. COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：要解决的问题：提供一种与常规装置相比降低触发电压并增加保持电压的静电放电（ESD）保护装置。解决方案：该装置包括输入/输出部分和电流放电部分，并且电流放电部分包括通过栅极电极与桥接区域分离的导电区域，形成在导电区域下方的阱区域，其它阱区域其通过其它导电区域分类为阱区域，以及实现通过其它阱区域的双电流的放电路径的多重导电区域。版权所有（C）2008，JPO＆INPIT

9. 发明专利

JP2006114823A Semiconductor integrated device 有权
标题翻译：半导体集成器件
公开(公告)号：JP2006114823A
公开(公告)日：2006-04-27
申请号：JP2004302830
申请日：2004-10-18
申请人： Nec Electronics Corp , Necエレクトロニクス株式会社
发明人： MORISHITA YASUYUKI
IPC分类号： H01L27/04 , H01L21/822 , H01L21/8234 , H01L27/06 , H01L27/088 , H01L29/74
CPC分类号： H01L29/7436 , H01L27/0262
摘要： PROBLEM TO BE SOLVED: To further reduce the area of an electrostatic protection circuit by suppressing the eccentricity of current density in a thyristor-type ESD protective element.
SOLUTION: An n-type well 11 and p-type wells 12a and 12b which are formed, while facing each other and proximately with the n-type well 11 in-between are formed on the surface of a semiconductor substrate. Furthermore, a high-density n-type region 15a is formed on the surface of the p-type well 12a, a high-density n-type region 15b is formed on the surface of the p-type well 12b, and the regions are grounded, respectively. Moreover, a high-density p-type region 14a is formed on the surface of the n-type well 11 facing the high-density n-type region 15a, a high density p-type region 14b is formed on the surface of the n-type well 11 facing the high-density n-type region 15b, and the p-type regions are connected to an I/O pad, respectively. A high-density n-type region 13 is formed on the surface of the n-type well 11, while being held between the high density p-type region 14a and the high-density p-type region 14b, and connected to a trigger element. The surge applied to the I/O pad is released to a ground terminal via the right and the left SCR structures.
COPYRIGHT: (C)2006,JPO&NCIPI
摘要翻译：要解决的问题：通过抑制晶闸管型ESD保护元件中的电流密度的偏心，来进一步减小静电保护电路的面积。解决方案：在半导体衬底的表面上形成有形成在其间的n型阱11彼此并且近似形成的n型阱11和p型阱12a和12b。此外，在p型阱12a的表面上形成高密度的n型区域15a，在p型阱12b的表面上形成高密度的n型区域15b，分别接地。此外，在面向高密度n型区域15a的n型阱11的表面上形成高密度p型区域14a，在n型阱表面上形成高密度p型区域14b 型阱11面向高密度n型区域15b，p型区域分别连接到I / O焊盘。在n型阱11的表面上形成高密度n型区域13，同时保持在高密度p型区域14a和高密度p型区域14b之间，并连接到触发器元件。施加到I / O焊盘的浪涌通过右侧和左侧SCR结构释放到接地端子。版权所有（C）2006，JPO＆NCIPI

10. 发明专利

JP2005236320A Soi high breakdown voltage semiconductor device 审中-公开
标题翻译： SOI高突变电压半导体器件
公开(公告)号：JP2005236320A
公开(公告)日：2005-09-02
申请号：JP2005092791
申请日：2005-03-28
申请人： Matsushita Electric Ind Co Ltd , 松下電器産業株式会社
发明人： UEMOTO YASUHIRO , YAMASHITA KATSUSHIGE , MIURA TAKASHI
IPC分类号： H01L29/74 , H01L21/76 , H01L21/762 , H01L29/06 , H01L29/739 , H01L29/78 , H01L29/786 , H01L29/861
CPC分类号： H01L29/7812 , H01L21/76286 , H01L29/0615 , H01L29/063 , H01L29/7394 , H01L29/7436 , H01L29/78 , H01L29/7824 , H01L29/7835 , H01L29/78606 , H01L29/78624 , H01L29/78654 , H01L29/8611
摘要： PROBLEM TO BE SOLVED: To provide an SOI high breakdown semiconductor device satisfactory in voltage breakdown characteristics in an arbitrary reverse bias state.
SOLUTION: A semiconductor substrate 1 and an n-type semiconductor layer 3 are laminated with a silicon oxide film 2 between, while a p-type semiconductor layer 9 and an n+layer semiconductor layer 11 are formed on the surface of the n-type semiconductor layer 3 with a source electrode 13 and a drain electrode 14 provided, respectively. A p-type semiconductor layer 12, whose conductivity is different from that of the n-type semiconductor layer 3 is formed at the interface between the n-type semiconductor layer 3 and a silicon oxide film 2. For the p-type semiconductor layer 12, the impurity amount for each unit region is set larger than 3×10
12 /cm
2 for avoiding entire depletion even if a reverse bias voltage is applied between the source electrode 13 and the drain electrode 14.
COPYRIGHT: (C)2005,JPO&NCIPI
摘要翻译：要解决的问题：提供在任意反向偏置状态下满足电压击穿特性的SOI高击穿半导体器件。解决方案：半导体衬底1和n型半导体层3之间层叠有氧化硅膜2，而在p型半导体层9和n +层半导体层11的表面上形成 n型半导体层3分别设置有源电极13和漏电极14。在n型半导体层3和氧化硅膜2之间的界面处形成导电性不同于n型半导体层3的p型半导体层12.对于p型半导体层12 ，即使在源电极13之间施加反向偏置电压，每个单位区域的杂质量被设定为大于3×10 12 / cm 2 和漏电极14.版权所有（C）2005，JPO＆NCIPI

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