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1. 发明专利

JP5758729B2 半導体装置有权
公开(公告)号：JP5758729B2
公开(公告)日：2015-08-05
申请号：JP2011164716
申请日：2011-07-27
申请人：ローム株式会社
发明人：田中文悟
IPC分类号： H01L27/108 , H01L21/8242
CPC分类号： H01L27/0207 , H01L27/10861 , H01L27/1087 , H01L29/66181 , H01L29/945

3. 发明专利

JP2010021388A Semiconductor device and method of manufacturing the same 审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：JP2010021388A
公开(公告)日：2010-01-28
申请号：JP2008181044
申请日：2008-07-11
申请人： Fujitsu Microelectronics Ltd , 富士通マイクロエレクトロニクス株式会社
发明人： HAYASHI GUN , OGAWA HIROYUKI
IPC分类号： H01L21/8242 , H01L27/10 , H01L27/108
CPC分类号： H01L27/0629 , H01L21/76232 , H01L27/1087 , H01L29/66181 , H01L29/945
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device that forms capacity between an electrode and an opposing semiconductor substrate, has the electrode formed in a groove formed on the semiconductor substrate, and includes a capacitor for suppressing a leakage current.
SOLUTION: The semiconductor device includes: the semiconductor substrate 1 on which the groove 101 is formed; a capacitor electrode 8C formed in the groove 101; a first insulation film 5 formed on the bottom of the groove 101 and interposed between the semiconductor substrate 1 and the capacitor electrode 8C; a second insulation film 6Ca formed on the sidewall of the groove 101 and interposed between the semiconductor substrate 1 and the capacitor electrode 8C; and a first metal oxide film 7Ca formed on the bottom of the groove 101 and interposed between the capacitor electrode 8C and the first insulation film 5.
COPYRIGHT: (C)2010,JPO&INPIT
摘要翻译：要解决的问题：为了提供一种在电极和相对的半导体衬底之间形成电容的半导体器件，其电极形成在形成在半导体衬底上的沟槽中，并且包括用于抑制漏电流的电容器。解决方案：半导体器件包括：形成沟槽101的半导体衬底1; 形成在槽101中的电容电极8C; 第一绝缘膜5，其形成在槽101的底部并且插入在半导体衬底1和电容器电极8C之间; 形成在凹槽101的侧壁上并插入在半导体衬底1和电容器电极8C之间的第二绝缘膜6Ca; 以及形成在凹槽101的底部并且介于电容器电极8C和第一绝缘膜5之间的第一金属氧化物膜7Ca。（C）2010，JPO＆INPIT

5. 发明专利

JP2008529315A Manufacturing process in order to obtain a large capacitance in embedded dram memory 审中-公开
公开(公告)号：JP2008529315A
公开(公告)日：2008-07-31
申请号：JP2007554200
申请日：2006-02-02
申请人：モノリシック・システム・テクノロジー・インコーポレイテッドMonolithic System Technology, Inc.
发明人：シニツキー、デニス , スー、フ−チェー
IPC分类号： H01L21/8242 , H01L21/76 , H01L21/8244 , H01L27/10 , H01L27/108 , H01L27/11
CPC分类号： H01L29/66181 , H01L27/10829 , H01L27/1087 , H01L27/10894 , H01L27/11
摘要：【課題】水平方向のビットセルサイズを小さくしても比較的高いキャパシタンスを維持できる埋め込みＤＲＡＭとその製造方法を提供する。
【解決手段】深いトレンチアイソレーション領域で分離されたＤＲＡＭセルのアレイと、浅いトレンチアイソレーション領域で分離されたロジックトランジスタを有する埋め込みメモリシステムにおいて、イオン注入で形成された、部分的に深いトレンチアイソレーション領域のキャビティ３６０の側壁にも延在する電極を備えたキャパシタ構造を設けることで、水平方向の占有面積を大きくせずに、キャパシタの電極の重なりの面積を増加させてキャパシタンスを高くできる。この構造の製造プロセスは、従来のプロセスに、僅かなマスキング・エッチング工程の追加程度の改変を加えるだけで実現できる。。
【選択図】図３Ｌ

6. 发明专利

JP2007258702A Dram (dynamic/random access memory) cell 有权
标题翻译： DRAM（动态/随机存取存储器）单元
公开(公告)号：JP2007258702A
公开(公告)日：2007-10-04
申请号：JP2007062243
申请日：2007-03-12
申请人： Internatl Business Mach Corp , インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation
发明人： CHENG KANGGUO , KHAN BABAR ALI
IPC分类号： H01L21/8242 , H01L27/108
CPC分类号： H01L27/1087
摘要： PROBLEM TO BE SOLVED: To provide a DRAM cell having a self-aligned gradient P well and a method for forming the same.
SOLUTION: The DRAM cell includes: (a) a semiconductor substrate; (b) an electrically conductive region containing a first portion, a second portion, and a third portion; (c) a first doped semiconductor region insulated from the first portion by a capacitor dielectric layer, surrounding the first portion; and (d) a second doped semiconductor region insulated from the second portion by a collar dielectric layer, surrounding the second portion. The second portion is positioned on the first portion and is electrically connected to the first portion, the third portion is positioned on the second portion and is electrically connected to the second portion. The collar dielectric layer is directly contacted with a capacitor dielectric layer. If it departs from the collar dielectric layer, the doping concentration of a second doped semiconductor region decreases.
COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：要解决的问题：提供具有自对准梯度P阱的DRAM单元及其形成方法。解决方案：DRAM单元包括：（a）半导体衬底; （b）包含第一部分，第二部分和第三部分的导电区域; （c）通过电容器介电层与第一部分绝缘的第一掺杂半导体区域，围绕第一部分; 和（d）第二掺杂半导体区域，所述第二掺杂半导体区域围绕所述第二部分由环形介电层与所述第二部分绝缘。第二部分位于第一部分上并且电连接到第一部分，第三部分位于第二部分上并且电连接到第二部分。套环电介质层与电容器电介质层直接接触。如果它离开套环电介质层，则第二掺杂半导体区域的掺杂浓度降低。版权所有（C）2008，JPO＆INPIT

8. 发明专利

JP2006295048A Semiconductor device 审中-公开
标题翻译：半导体器件
公开(公告)号：JP2006295048A
公开(公告)日：2006-10-26
申请号：JP2005117043
申请日：2005-04-14
申请人： Toshiba Corp , 株式会社東芝
发明人： TAKENAKA KEIICHI , YAHASHI KATSUNORI , SAKAI ITSUKO
IPC分类号： H01L27/108 , H01L21/8242
CPC分类号： H01L29/945 , H01L27/0207 , H01L27/1087
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device capable of leaving room between trenches in which capacitors are embedded.
SOLUTION: Memory cells MC1 and MC2 have capacitors embedded in the trenches 7. The trenches 7 are formed on a semiconductor substrate having a surface of plane direction of {100}. The cross section of the trench 7 is rectangular. The cross section of the trench 7 is inclined in the same orientation in which a word line WL extends.
COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：提供能够在其中嵌入电容器的沟槽之间留下空间的半导体器件。解决方案：存储单元MC1和MC2具有嵌入在沟槽7中的电容器。沟槽7形成在具有ä100}平面方向表面的半导体衬底上。沟槽7的横截面是矩形的。沟槽7的横截面沿着字线WL延伸的相同方向倾斜。版权所有（C）2007，JPO＆INPIT

9. 发明专利

JP2006279006A Memory having charge storage node having at least a part positioned in trench of semiconductor substrate and electrically coupled with source/drain regions formed on substrate 审中-公开
标题翻译：具有充电存储节点的存储器至少具有位于半导体衬底的部分并与衬底上形成的源/漏区电耦合的部件
公开(公告)号：JP2006279006A
公开(公告)日：2006-10-12
申请号：JP2005163077
申请日：2005-06-02
申请人： Promos Technologies Inc , プロモステクノロジーズインコーポレイテッドProMOS Technologies Inc.
发明人： SHO CHOKI , KAN EIGO
IPC分类号： H01L21/8242 , H01L21/8247 , H01L27/108 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L27/1087 , H01L27/10867
摘要： PROBLEM TO BE SOLVED: To provide an integrated circuit facilitating manufacture by a new technology of a memory with a storage electrode formed in a downsized trench.
SOLUTION: Blocking features for a plurality of trenches 124 in a memory array is patterned by using a mask forming a plurality of straight strips passing through each memory array in a line writing direction. The charge storage node has a projection 120.3 on a first side of a trench adjacent to source/drain regions, and also has an upper surface portion (T) adjacent to the projection along the side face. A trench sidewall covers an upper surface (T), and has a part (S) that is roughly straight in a second side 124.2. A dielectric film 144.1 in the trench sidewall has a thicker part in the second side than that in the first side.
COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：提供一种集成电路，便于利用存储电极的新技术进行制造，该存储电极形成在小型化的沟槽中。解决方案：通过使用形成沿线写入方向穿过每个存储器阵列的多个直条的掩模来对存储器阵列中的多个沟槽124的阻挡特征进行构图。电荷存储节点在与源极/漏极区相邻的沟槽的第一侧上具有突起120.3，并且还具有与侧面相邻的突起的上表面部分（T）。沟槽侧壁覆盖上表面（T），并且具有在第二侧124.2中大致直线的部分（S）。沟槽侧壁中的电介质膜144.1在第二侧具有比第一侧更厚的部分。版权所有（C）2007，JPO＆INPIT

10. 发明专利

JP2006500763A Method of patterning a substrate vertically in the semiconductor processing technology using in conformal deposition 审中-公开
公开(公告)号：JP2006500763A
公开(公告)日：2006-01-05
申请号：JP2004528398
申请日：2003-07-21
申请人：インフィネオンテクノロジーズアクチエンゲゼルシャフト
发明人：マティーアスゴルトバッハ， , ウーヴェシュレーダー， , トーマスヘヒト，
IPC分类号： H01L21/768 , C23C16/04 , C23C16/44 , C23C16/455 , H01L21/28 , H01L21/285 , H01L21/3065 , H01L21/314 , H01L21/316 , H01L21/334 , H01L21/8242 , H01L27/108 , H01L29/78 , H01L29/94
CPC分类号： C23C16/045 , C23C16/45525 , H01L21/3065 , H01L21/3141 , H01L27/10808 , H01L27/10829 , H01L27/10852 , H01L27/1087 , H01L29/66181 , H01L29/945
摘要：典型的には半導体ウェーハである基板（１）の、レリーフ状にパターニングされた基板表面（１０１）上に、堆積方法（ＡＤＬ；ａｔｏｍｉｃｌａｙｅｒｄｅｐｏｓｉｔｉｏｎ：原子層堆積）を用いて、基板表面（１０１）に対して傾斜し、および／または垂直である処理表面（２）に、被覆層（３）が提供される。被覆層（３）は、前駆材料の少なくとも１つの処理量の制限によって、および／または堆積方法の時間的制限によって、簡易な方法において、基板表面（１０１）に対して垂直な方向にパターニングされ、後続のプロセス工程のための機能層あるいはマスクとして形成される。

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