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1. 发明专利

JP2018085508A 半導体装置及び半導体装置の作製方法审中-公开
公开(公告)号：JP2018085508A
公开(公告)日：2018-05-31
申请号：JP2017220889
申请日：2017-11-16
申请人：株式会社半導体エネルギー研究所
发明人：竹村保彦 , 黒川義元
IPC分类号： H01L27/108 , H01L29/786 , G11C11/405 , H01L27/1156 , H01L21/8242
CPC分类号： G11C11/405 , G11C11/401 , G11C11/409 , G11C11/4094 , G11C11/565 , H01L27/10808 , H01L29/423 , H01L29/49 , H01L29/7833 , H01L29/786
摘要：【課題】単位面積あたりの記憶容量の大きい半導体装置を提供する。【解決手段】基板の上に互いに積層された複数のゲインセル型メモリセルを有し、各メモリセルの書き込みトランジスタのチャネル長方向の軸が、互いに重なり、基板の上面に略垂直であり、多値のデータを記憶できる半導体装置が開示されている。読み出しトランジスタのチャネルは(それらのゲートを貫通する穴に埋め込まれた)柱状のシリコンであり、書き込みトランジスタのチャネルは(それらのゲート(書き込みワード線)と、読み出しトランジスタのゲートと、を貫通する穴に埋め込まれた)柱状の金属酸化物であり、柱状のシリコンは、読み出しトランジスタのゲートと絶縁膜を介して面し、柱状の金属酸化物は、書き込みワード線とは、書き込みワード線を酸化して得られる絶縁膜を介して面し、読み出しトランジスタのゲートとは電気的に接続する、構成が例示されている。【選択図】図14

2. 发明专利

JP6188857B2 半導体装置有权
公开(公告)号：JP6188857B2
公开(公告)日：2017-08-30
申请号：JP2016078205
申请日：2016-04-08
申请人：株式会社半導体エネルギー研究所
发明人：竹村保彦
IPC分类号： H01L27/08 , H01L29/786 , H01L21/822 , H01L27/04 , H03K3/037
CPC分类号： G11C14/0054 , G11C11/409 , G11C11/412

3. 发明专利

JP2013257933A Storage device and writing method of the same 有权
标题翻译：存储器件及其写入方法
公开(公告)号：JP2013257933A
公开(公告)日：2013-12-26
申请号：JP2013102028
申请日：2013-05-14
申请人： Semiconductor Energy Lab Co Ltd , 株式会社半導体エネルギー研究所
发明人： SHIONOIRI YUTAKA , INOUE KIYOKO
IPC分类号： G11C11/407 , G11C11/405 , H01L21/8242 , H01L27/108 , H01L29/786
CPC分类号： G11C11/409 , G11C11/4076 , G11C11/4087
摘要： PROBLEM TO BE SOLVED: To provide a storage device in which held voltage is prevented from decreasing due to feedthrough in writing data to the storage device at high voltage.SOLUTION: The storage device includes a write circuit 110, a bit line, a word line WL, transistors 114, 117, 118, and a capacitor 111. A gate of the transistor is electrically connected to the word line. One of a source and a drain of the transistor is electrically connected to the bit line. The other of the source and the drain of the transistor is electrically connected to one terminal of the capacitor. The other terminal of the capacitor is electrically connected to the ground. The write circuit includes an element holding write voltage and a circuit gradually decreasing voltage from the element holding write voltage. The write voltage is output from the write circuit to the word line.
摘要翻译：要解决的问题：提供一种存储装置，其中防止由于馈电在高电压下将数据写入存储装置而导致的保持电压降低。解决方案：存储装置包括写电路110，位线，字线 WL，晶体管114,117,118和电容器111.晶体管的栅极电连接到字线。晶体管的源极和漏极之一电连接到位线。晶体管的源极和漏极中的另一个电连接到电容器的一个端子。电容器的另一个端子电连接到地。写入电路包括保持写入电压的元件和从元件保持写入电压逐渐降低电压的电路。写入电压从写入电路输出到字线。

4. 发明专利

JP5220221B2 Method and apparatus for adjusting the memory operations from the memory component that has been variously placed 有权
标题翻译：空值
公开(公告)号：JP5220221B2
公开(公告)日：2013-06-26
申请号：JP2012203456
申请日：2012-09-14
申请人：ラムバス・インコーポレーテッド
发明人：フレデリック・エイ・ウェア , エリー・ケイ・ツァーン , リチャード・イー・ペレゴ , クレイグ・イー・ハンペル
IPC分类号： G06F12/00 , G06F13/16 , G06F13/40 , G06F13/42 , G11C8/00 , G11C11/401 , G11C29/00 , G11C29/02
CPC分类号： G11C11/4076 , G06F1/06 , G06F1/105 , G06F1/12 , G06F3/0604 , G06F3/0658 , G06F3/0673 , G06F13/1684 , G06F13/1689 , G06F13/1694 , G06F13/4086 , G11C5/063 , G11C7/04 , G11C7/1051 , G11C7/1072 , G11C7/1078 , G11C7/22 , G11C7/222 , G11C8/18 , G11C11/409 , G11C11/4096 , G11C29/02 , G11C29/022 , G11C29/023 , G11C29/028 , G11C29/50008 , G11C29/50012
摘要： A specific address and control bus, and a data bus (108), are connected to a memory controller (102) and a memory module (103). The data bus using differential signaling, has symbol time lesser than specific address and control bus symbol time.
摘要翻译：特定地址和控制总线以及数据总线（108）连接到存储器控制器（102）和存储器模块（103）。数据总线使用差分信号，符号时间小于特定地址和控制总线符号时间。

5. 发明专利

JP2013073653A Semiconductor device 审中-公开
标题翻译：半导体器件
公开(公告)号：JP2013073653A
公开(公告)日：2013-04-22
申请号：JP2011212143
申请日：2011-09-28
申请人： Elpida Memory Inc , エルピーダメモリ株式会社
发明人： KONDO TSUTOMU
IPC分类号： G11C11/401 , G11C29/42
CPC分类号： G11C11/409 , G11C7/24 , G11C8/12 , G11C11/4063 , G11C11/4076 , G11C11/4078 , G11C11/408 , G11C29/52
摘要： PROBLEM TO BE SOLVED: To perform appropriate processing upon occurrence of a parity error.SOLUTION: The semiconductor device includes, for example, an access control circuit 20 which receives, from the outside, an address signal ADD indicating an address of a memory cell MC to be accessed, and a command signal CMD indicating an access type, and which accesses a memory cell array 11 on the basis of the signals. The access control circuit 20 includes a verification circuit 90 which verifies the address signal ADD and the command signal CMD on the basis of a verification signal PRTY supplied from the outside. When determining that the address signal ADD or the command signal CMD is determined to be an error, the verification circuit 90 suspends an access to the memory cell array 11. This prevents, upon detection of a defect such as a so-called parity error, data from being destroyed by execution of an erroneous command or data from being overwritten to a wrong address.
摘要翻译：要解决的问题：在发生奇偶校验错误时执行适当的处理。解决方案：半导体器件例如包括访问控制电路20，其从外部接收指示要访问的存储器单元MC的地址的地址信号ADD以及指示访问类型的命令信号CMD 并且其基于信号访问存储单元阵列11。访问控制电路20包括基于从外部提供的验证信号PRTY来验证地址信号ADD和命令信号CMD的验证电路90。当确定地址信号ADD或命令信号CMD被确定为错误时，验证电路90暂停对存储单元阵列11的访问。这防止在检测到诸如所谓的奇偶校验错误的缺陷时，通过执行错误的命令或数据而被破坏的数据被覆盖到错误的地址。版权所有（C）2013，JPO＆INPIT

6. 发明专利

JP2009507384A Method of operating a memory cell and a memory cell array, and the memory cell and the memory cell array having electrically floating body transistor 有权
公开(公告)号：JP2009507384A
公开(公告)日：2009-02-19
申请号：JP2008529531
申请日：2006-09-06
申请人：イノヴァティーヴシリコンイエスイソシエテアノニム
发明人：セルゲイオホーニン , ミハイルナゴガ
IPC分类号： H01L21/8242 , G11C11/401 , H01L27/108 , H01L29/786
CPC分类号： G11C11/409 , G11C11/404 , G11C11/4067 , G11C11/4076 , H01L27/108 , H01L27/10802 , H01L27/1203 , H01L29/7841
摘要：【課題】電気的フローティングボディトランジスタを含むメモリセルを含む集積回路デバイスを提供する。
【解決手段】メモリセルアレイ（例えば、電気的フローティングボディトランジスタから成る複数のメモリセルを有するメモリセルアレイ）のメモリセルのデータ状態を書き込む、プログラミングする、保持する、維持する、サンプリングする、感知する、読み取る及び／又は決定する技術である。１つの側面では、本発明は、電荷が電気的フローティングボディトラジスタのボディ領域に保存される１つ又はそれ以上の電気的フローティングボディトランジスタを有する半導体メモリセル（及びこうした複数のメモリセルを有するメモリセルアレイ及びメモリセルアレイを含む集積回路デバイス）を制御する及び／又は動作する技術を対象としている。本発明の技術は、バイポーラトランジスタ電流を用いてこうしたメモリセルのデータ状態を制御する、書き込む及び／又は読み取る。この点において、本発明は、バイポーラトランジスタ電流を用いてメモリセルの電気的フローティングボディトランジスタのデータ状態を制御する、書き込む及び／又は読み取る。
【選択図】図６Ａ

8. 发明专利

JP2008135063A Method and apparatus for coordinating memory operation among diversely-located memory components 有权
标题翻译：用于协调存储器操作的方法和装置在多个位置的存储器组件
公开(公告)号：JP2008135063A
公开(公告)日：2008-06-12
申请号：JP2008027488
申请日：2008-02-07
申请人： Rambus Inc , ラムバス・インコーポレーテッド
发明人： WARE FREDERICK A , TSERN ELY K , PEREGO RICHARD E , HAMPEL CRAIG E
IPC分类号： G06F12/00 , G06F13/16 , G06F13/40 , G06F13/42 , G11C8/00 , G11C11/401 , G11C29/00 , G11C29/02
CPC分类号： G11C11/4076 , G06F1/06 , G06F1/105 , G06F1/12 , G06F3/0604 , G06F3/0658 , G06F3/0673 , G06F13/1684 , G06F13/1689 , G06F13/1694 , G06F13/4086 , G11C5/063 , G11C7/04 , G11C7/1051 , G11C7/1072 , G11C7/1078 , G11C7/22 , G11C7/222 , G11C8/18 , G11C11/409 , G11C11/4096 , G11C29/02 , G11C29/022 , G11C29/023 , G11C29/028 , G11C29/50008 , G11C29/50012
摘要： PROBLEM TO BE SOLVED: To provide a method and an apparatus for coordinating memory operation among diversely-located memory components. SOLUTION: Wave-pipelining is implemented for an address bus coupled to a plurality of memory components. The plurality of memory components are configured according to coordinates relating to address bus propagation delay and data bus propagation delay. A timing signal for duplicating propagation delay of signals associated with an address signal and/or a control signal is used to coordinate of the memory operations. COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：要解决的问题：提供用于协调不同位置的存储器组件之间的存储器操作的方法和装置。解决方案：对于耦合到多个存储器组件的地址总线实现波浪流水线化。根据与地址总线传播延迟和数据总线传播延迟有关的坐标来配置多个存储器组件。用于复制与地址信号和/或控制信号相关联的信号的传播延迟的定时信号用于协调存储器操作。版权所有（C）2008，JPO＆INPIT

9. 发明专利

JP2007287975A Semiconductor memory, and read-out method therefor 有权
标题翻译：半导体存储器及其读取方法
公开(公告)号：JP2007287975A
公开(公告)日：2007-11-01
申请号：JP2006114421
申请日：2006-04-18
申请人： Toshiba Corp , Toshiba Microelectronics Corp , 東芝マイクロエレクトロニクス株式会社 , 株式会社東芝
发明人： MORIKADO MUTSUO , HIGASHI TOMOKI
IPC分类号： H01L21/8242 , G11C11/404 , H01L27/108
CPC分类号： G11C11/4099 , G11C7/1015 , G11C7/14 , G11C11/406 , G11C11/409 , G11C2211/4016 , H01L21/84 , H01L27/10802 , H01L27/10844 , H01L27/1203 , H01L29/7841
摘要： PROBLEM TO BE SOLVED: To prevent the malfunction in data read-out operation.
SOLUTION: A memory cell consists of a MOSFET formed on an SOI substrate and the MOSFET has a gate electrode connected to a word line, a drain region connected to a bit line, and a grounded source region. The read-out operation for the data written into the memory cell is characterized by being carried out on the bias condition that the relationship Vd>Vg-Vth0 holds among the gate voltage Vg applied to the gate electrode, the drain voltage Vd applied to the drain region, the threshold voltage Vth1 in the MOSFET when a predetermined amount of holes are accumulated in the body region in the memory cell, and the threshold voltage Vth0 in the MOSFET when holes less than the predetermined amount are accumulated in the body region.
COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：要解决的问题：防止数据读出操作中的故障。解决方案：存储器单元由形成在SOI衬底上的MOSFET组成，MOSFET具有连接到字线的栅极电极，连接到位线的漏极区域和接地源极区域。写入存储单元的数据的读出操作的特征在于在施加到栅极电极的栅极电压Vg之间的关系Vd> Vg-Vth0成立的偏压条件下执行，施加到栅电极的漏极电压Vd 漏极区域，当在存储单元中的体区中累积预定量的孔时MOSFET中的阈值电压Vth1，并且当孔小于预定量的孔积聚在体区中时，MOSFET中的阈值电压Vth0被累积。版权所有（C）2008，JPO＆INPIT

10. 发明专利

JP2003022671A Semiconductor memory 有权
标题翻译：半导体存储器
公开(公告)号：JP2003022671A
公开(公告)日：2003-01-24
申请号：JP2001207580
申请日：2001-07-09
申请人： Fujitsu Ltd , 富士通株式会社
发明人： KITAMOTO AYAKO , MATSUMIYA MASATO
IPC分类号： G11C11/401 , G11C7/10 , G11C11/408 , G11C11/409
CPC分类号： G11C11/409 , G11C7/10 , G11C2207/002 , G11C2207/065 , G11C2207/108
摘要： PROBLEM TO BE SOLVED: To reduce the power consumption of a semiconductor memory having a wide bus bandwidth of input/output data and to realize a high speed operation thereof. SOLUTION: Data read to a bit line from a memory cell at the time of reading operation is amplified by a sense amplifier, and outputted to the outside. At the time, a data control circuit outputs all data read to the bit line from the memory cell and amplified by the sense amplifier are outputted to the outside. Data supplied to a bit line from the outside at the time of write-in operation is amplified by the sense amplifier, and written in the memory cell. At the time, the data control circuit writes all data inputted from the outside and amplified by the sense amplifier in the memory cell. As all data amplified by the sense amplifier is inputted and outputted to the outside, a data transfer rate of input/output data can be improved, and power consumption per transfer quantity of data can be reduced.
摘要翻译：要解决的问题：为了降低具有宽的输入/输出数据的总线带宽的半导体存储器的功耗，并实现其高速操作。解决方案：读取操作时从存储单元读取到位线的数据由读出放大器放大，并输出到外部。此时，数据控制电路将从存储单元读出的所有数据输出到位线并由读出放大器放大后输出到外部。在写入操作时从外部提供给位线的数据由读出放大器放大，并写入存储单元。此时，数据控制电路将从外部输入并由读出放大器放大的全部数据写入存储单元。由于由读出放大器放大的全部数据被输入并输出到外部，所以可以提高输入/输出数据的数据传送速率，并且可以减少每个传送数据量的功耗。

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