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1. 发明专利

JP2017117204A プロセッサ、再構成可能回路の制御方法及びプログラム审中-公开
公开(公告)号：JP2017117204A
公开(公告)日：2017-06-29
申请号：JP2015251934
申请日：2015-12-24
申请人：富士通株式会社 , Fujitsu Ltd
发明人： TOSHI MASAHIKO
IPC分类号： G06F9/48 , G06F7/00 , G06F11/00
CPC分类号： G06F15/7875 , G06F9/485 , G06F9/4881 , G06F15/7871
摘要：【課題】再構成可能回路の使用効率を向上させることができるプロセッサ、再構成可能回路の制御方法及びプログラムを提供することを課題とする。【解決手段】プロセッサは、コンピュータのタスクを実現する回路を動的に再構成可能な再構成可能回路を制御するプロセッサであって、複数のタスクを実現する回路をそれぞれ前記再構成可能回路に再構成する際に、前記複数のタスクをそれぞれ実現する回路の前記再構成可能回路にかかるコストに基づいて、前記複数のタスクのタイムシェアリングの割り当て時間又は前記複数のタスクの優先処理順位を決定する決定部を有する。【選択図】図5

2. 发明专利

JP2014216031A ハードウェアコンポーネントのＩ／Ｏチャネルのフレキシブルな分配方法审中-公开
标题翻译：硬件组件I / O通道的灵活分配方法
公开(公告)号：JP2014216031A
公开(公告)日：2014-11-17
申请号：JP2014093383
申请日：2014-04-30
申请人：ディスペースデジタルシグナルプロセッシングアンドコントロールエンジニアリングゲゼルシャフトミットベシュレンクテルハフツングdspace digital signal processing and control engineering GmbH , Dspace Digital Signal Processing & Control Engineering Gmbh , ディスペースデジタルシグナルプロセッシングアンドコントロールエンジニアリングゲゼルシャフトミットベシュレンクテルハフツングdspace digital signal processing and control engineering GmbH
发明人： STEFAN MERTEN , MARC SCHLENGER , HOLGER ROSS , FRANK MERTENS
IPC分类号： G06F9/44
CPC分类号： G06F9/455 , G06F8/35 , G06F15/7871 , G06F17/5027 , G06F17/5054
摘要：【課題】FPGA及びプロセッサが実行中にI/Oチャネルと通信することができ、且つ、ハードウェアコンポーネントの利用可能なI/OチャネルをFPGA及びプロセッサに自由に分配することができる、ハードウェアコンポーネントのフレキシブルな使用を実現する方法を提供する。【解決手段】FPGA(3)による操作のための、I/Oチャネル(2)の第1のサブセット(9)を選択するステップと、FPGAにおいて実行するための第1のアプリケーションを作成するステップと、プロセッサ(4)による操作のための、I/Oチャネルの第2のサブセット(10)を選択するステップと、プロセッサにおいて実行するための第2のアプリケーションを作成するステップとを備えており、第1のアプリケーションを作成するステップは、I/Oチャネルの第2のサブセットを通信インタフェース(5)に接続するためのコードの作成を含む。【選択図】図2
摘要翻译：要解决的问题：提供实现灵活使用硬件组件的方法，通过该方法FPGA（现场可编程门阵列）和处理器可以在执行期间与I / O（输入/输出）通道进行通信，并且可用的I / O 硬件组件的通道可以自由分配给FPGA和处理器。解决方案：该方法包括以下步骤：选择由FPGA（3）操作的I / O通道（2）的第一子集（9），产生第一用于在FPGA中执行的应用，选择I / O通道的第二子集（10）以供处理器（4）操作，以及生成用于在所述处理器上执行的第二应用程序。生成第一应用的步骤包括生成用于将I / O信道的第二子集连接到通信接口（5）的代码。

3. 发明专利

JP2013512511A Digital signal processor for multiple memory specific applications 审中-公开
公开(公告)号：JP2013512511A
公开(公告)日：2013-04-11
申请号：JP2012541208
申请日：2010-11-24
申请人：ハワードユニバーシティ
发明人：ジュニアクレイエスグロスター , ワンダディーゲイ , マイケライーアモー
IPC分类号： G06F15/78 , G06F12/06 , G06F15/167
CPC分类号： G06F15/7871 , G06F15/7885
摘要：回路基板（２１０）と、この回路基板上に実装された１又はそれ以上のデジタル信号プロセッサ（１００）とを含む集積回路装置（２００）を提供する。デジタル信号プロセッサ（１００）は、データユニット（１２０）及び制御ユニット（１１０）を含み、データユニットは、特定のアプリケーションの少なくとも一部を実行するために特定の数式を実行するように構成された関数コア（１２４）と、特定のアプリケーションを実行するためのコマンドを制御ユニット及びデータユニットに送信するように構成された１又はそれ以上の命令を記憶する命令メモリ（１２２）とを含み、制御ユニットは、複数のメモリバンク（１３０、１４０）と関数コアの間の、特定のアプリケーションを実行するためのデータの流れを制御するように構成され、複数のメモリバンクは、１又はそれ以上のデジタル信号プロセッサの各々に結合されるとともに、回路基板上に統合された少なくとも２又はそれ以上のローカルメモリバンク（１３０）を含む。
【選択図】図１

4. 发明专利

JP2012530976A The regular expression search by virtualization massively parallel programmable hardware 审中-公开
公开(公告)号：JP2012530976A
公开(公告)日：2012-12-06
申请号：JP2012516360
申请日：2010-06-18
申请人：マイクロソフトコーポレーション
发明人：エイチ．エグロケネス , フォリンアレッサンドロ
IPC分类号： G06F17/30 , G06F9/46 , G06F9/50 , G06F9/54 , G06F11/00 , G06F17/50
CPC分类号： G06F9/4881 , G06F15/7871
摘要：プログラマブルハードウェアデバイスでの実行に適切な論理および状態情報は、コーパスに対して正規表現を評価するように、タスクから生成することができる。プログラマブルハードウェアデバイスでの論理および状態情報のハードウェア容量の要件を推定することができる。推定されると、複数のタスクから生成された複数の論理および状態情報は、各セットの論理および状態情報がプログラマブルハードウェアデバイスのハードウェア容量内に収まるように、セットに配分することができる。各セット内のタスクは、プログラマブルハードウェアデバイスで並列に実行するように構成することができる。次いで、セットは順次に実行されてもよく、リソースの仮想化が可能になる。

5. 发明专利

JP2009152790A Dynamic reconfiguration supporting program, dynamic reconfiguration supporting method, dynamic reconfiguration circuit, dynamic reconfiguration supporting apparatus, and dynamic reconfiguration system 有权
标题翻译：动态重构支持方案，动态重构支持方法，动态重构电路，动态重构支持设备和动态重构系统
公开(公告)号：JP2009152790A
公开(公告)日：2009-07-09
申请号：JP2007327818
申请日：2007-12-19
申请人： Fujitsu Microelectronics Ltd , 富士通マイクロエレクトロニクス株式会社
发明人： ISHIHARA KOJI , KONO TETSUO , SATO KYOJI , TABARU TSUGUCHIKA , MATSUYAMA MANABU , OZEKI RYUICHI , KONDO MASATO
IPC分类号： H03K19/173 , G06F11/00
CPC分类号： G06F15/7871
摘要： PROBLEM TO BE SOLVED: To execute a designated process without changing description contents of an application and a main program by a user after configuration change even though the configuration of a PE (progressive element) is a changeable dynamic reconfiguration circuit. SOLUTION: A dynamic reconfiguration supporting program acquires a configuration defining file representing a configuration of a cluster of the dynamic reconfiguration circuit in execution of the process of the application 102, generates an address map representing an address of a PE in the cluster on the basis of the configuration defining file obtained by the acquiring process, generates a driver function that associates the function and an address of the PE which executes the function by referring to the address map, when a PE which executes a function described in the application 102 is allocated from the PE, and creates a driver function file describing the driver function generated by the driver function generating process. COPYRIGHT: (C)2009,JPO&INPIT
摘要翻译：要解决的问题：即使PE（渐进元件）的配置是可变动态重新配置电路，也可以在配置改变之后执行指定的处理而不改变用户的应用程序和主程序的描述内容。解决方案：动态重配置支持程序在执行应用程序102的处理时获取表示动态重配置电路的集群的配置的配置定义文件，生成表示集群中PE的地址的地址映射通过获取处理获得的配置定义文件的基础，当执行应用程序102中描述的功能的PE时，生成通过参考地址映射将执行该功能的PE的功能和地址相关联的驱动程序功能从PE分配，并创建描述由驱动程序功能生成过程生成的驱动程序功能的驱动程序功能文件。版权所有（C）2009，JPO＆INPIT

6. 发明专利

JP6048249B2 デバイス更新装置、及びデバイス更新方法有权
标题翻译：设备更新装置，和一种装置更新方法
公开(公告)号：JP6048249B2
公开(公告)日：2016-12-21
申请号：JP2013057379
申请日：2013-03-19
申请人：富士通株式会社
发明人：池田和也 , 小林真人
IPC分类号： G06F11/00
CPC分类号： G06F15/7871 , G06F8/65 , G06F15/177 , G06F15/7867 , G06F17/5054 , G06F9/44505

7. 发明专利

JP2016514421A 再構成可能命令セルアレイの並列構成有权
标题翻译：可重新配置的指令单元阵列的并联配置
公开(公告)号：JP2016514421A
公开(公告)日：2016-05-19
申请号：JP2015561423
申请日：2014-02-27
申请人：クゥアルコム・インコーポレイテッドQualcomm Incorporated , クゥアルコム・インコーポレイテッドQualcomm Incorporated
发明人：ラオ、ハリ , クハワム、サミ , ノーシアス、イオアニス , ティルマラ、ラグハバン
IPC分类号： H03K19/177 , G06F15/173 , G06F15/78 , G06F15/80
CPC分类号： G06F15/80 , G06F15/7871
摘要：再構成可能命令セルアレイ(RICA)が複数のスイッチボックスを含む。各スイッチボックスは、スイッチボックスのためのラッチアレイに記憶された構成ワードに従って構成可能な命令セルとスイッチファブリックとを含む。スイッチボックスは、各ブロードキャストセット中のラッチアレイが構成ワードを並列に受信するようにブロードキャストセット中に配置される。
摘要翻译：可重新配置的指令数组（RICA）包括多个开关盒。每个开关盒包括一个可配置的指令和细胞按照在用于开关盒锁存器阵列所存储的配置字交换结构。开关盒，在每个广播组的锁存器阵列放置在设置为接收在平行配置字广播。

8. 发明专利

JP2014182661A Device updating device and device updating method 有权
标题翻译：装置更新装置和装置更新方法
公开(公告)号：JP2014182661A
公开(公告)日：2014-09-29
申请号：JP2013057379
申请日：2013-03-19
申请人： Fujitsu Ltd , 富士通株式会社
发明人： IKEDA KAZUYA , KOBAYASHI MASATO
IPC分类号： G06F11/00
CPC分类号： G06F15/7871 , G06F8/65 , G06F9/44505 , G06F15/177 , G06F15/7867 , G06F17/5054
摘要： PROBLEM TO BE SOLVED: To update a device in a card mounted on an own device with a simple configuration by software processing by a processor.SOLUTION: Communication equipment 10 includes: a PLDConfig control part 111b and an RAM 111c. The PLDConfig control part 111b acquires circuit data A for updating a PLD 111 for rewriting from a card 12-1 having a rewriting object PLD 12a-1, and updates the PLD 111 for rewriting by using the circuit data A. The RAM 111c acquires circuit data X for updating the writing object PLD 12a-1 from the card 12-1, and stores the circuit data X. The PLDConfig control part 111b acquires the circuit data X stored in the RAM 111c from the updated PLD 111 for rewriting, and updates the rewriting object PLD 12a-1 by using the circuit data X.
摘要翻译：要解决的问题：通过处理器的软件处理以简单的配置更新安装在自己设备上的卡中的设备。解决方案：通信设备10包括：PLDConfig控制部分111b和RAM 111c。 PLDConfig控制部分111b获取电路数据A，用于更新用于从具有重写对象PLD 12a-1的卡12-1重写的PLD 111，并且通过使用电路数据A更新用于重写的PLD 111.RAM 111c获取电路用于从卡12-1更新写入对象PLD 12a-1的数据X，并存储电路数据X.PLDConfig控制部分111b从更新的PLD 111获取存储在RAM 111c中的用于重写的电路数据X，并进行更新通过使用电路数据X来重写对象PLD 12a-1。

9. 发明专利

JP5392404B2 A method and apparatus for reconstructing a dynamic system 有权
公开(公告)号：JP5392404B2
公开(公告)日：2014-01-22
申请号：JP2012516396
申请日：2010-12-10
申请人：インテル・コーポレーション
发明人：ケー．ナチムス、ムルガサミー , ジェー．クマー、モハン , ワング、チャング−チ
IPC分类号： G06F15/177 , G06F12/08 , G06F12/12
CPC分类号： G06F15/7871

10. 发明专利

JP2010044578A Multicore processor 审中-公开
标题翻译：多边处理器
公开(公告)号：JP2010044578A
公开(公告)日：2010-02-25
申请号：JP2008208021
申请日：2008-08-12
申请人： Toshiba Corp , 株式会社東芝
发明人： AMATSUBO TAKANAO
IPC分类号： G06F9/38 , G06F9/50 , G06F11/00
CPC分类号： G06F9/526 , G06F11/2236 , G06F15/7871
摘要： PROBLEM TO BE SOLVED: To increase processing speed by performing software processing in parallel with hardware processing including hardware reconfiguration, and by using the result of the processing obtained earlier.
SOLUTION: A multicore processor 1 has a plurality of processor cores 11a, 11b which perform operations; a plurality of reconfigurable devices 12a, 12b which can dynamically reconfigure a circuit based on circuit information; and a lock state storage part 13 which stores lock information indicating whether each reconfigurable device is locked or not. The multicore processor 1 has a plurality of reconfigurable control parts 23a, 23b which refer to the lock information, load the circuit information on the operations which should be performed, perform execution of operations by the reconfigurable devices in parallel with execution of operations by the processor cores, and control to use the execution result of the operation obtained earlier.
COPYRIGHT: (C)2010,JPO&INPIT
摘要翻译：要解决的问题：通过与包括硬件重新配置的硬件处理并行并且通过使用先前获得的处理的结果执行软件处理来提高处理速度。解决方案：多核处理器1具有执行操作的多个处理器核11a，11b; 多个可重构装置12a，12b，其可基于电路信息动态地重新配置电路; 以及锁定状态存储部分13，其存储指示每个可重新配置的设备是否被锁定的锁定信息。多核处理器1具有多个可重新配置的控制部分23a，23b，它们参照锁定信息，加载关于应当执行的操作的电路信息，由可重构设备执行与处理器的操作的执行并行执行核心，并控制使用之前获得的操作的执行结果。版权所有（C）2010，JPO＆INPIT

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