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1. 发明专利

JP4421390B2 Semiconductor integrated circuit 有权
公开(公告)号：JP4421390B2
公开(公告)日：2010-02-24
申请号：JP2004182468
申请日：2004-06-21
申请人：富士通マイクロエレクトロニクス株式会社
发明人：孝四方
IPC分类号： G06F1/30 , G06F1/24 , G06F1/32 , G06F11/14 , G06F15/78
CPC分类号： G06F1/3203 , G06F1/24 , G06F1/305 , G06F11/1407

2. 发明专利

JP2009516277A Apparatus and method for removing errors in a system having at least two registers with the processing unit 审中-公开
公开(公告)号：JP2009516277A
公开(公告)日：2009-04-16
申请号：JP2008540553
申请日：2006-10-18
申请人：ローベルトボッシュゲゼルシャフトミットベシュレンクテルハフツング
发明人：トーマスコトケ、 , トゥンメルツハマー、ペーター , ハーター、ヴェルナー , ベール、エバーハルト , リンデンクロイツ、トーマス
IPC分类号： G06F11/18 , G06F9/34
CPC分类号： G06F11/1641 , G06F11/1407 , G06F11/165
摘要：少なくとも２つのレジスタ付き処理ユニット（１０１、１０２）を有するシステム（１００、４００）においてエラーを除去する装置（１２０）が記載される。その際、レジスタはデータを保持するために構成されている。装置は、レジスタに格納されるデータの比較によって、不一致と、不一致に基づいてエラーとが特定可能であるように設けられている比較手段（１２６）を有している。さらに、少なくとも１つのシャドウレジスタ（１２１、１２２）は、レジスタのデータに該当するデータが内部に格納可能であるように設けられており、エラーの特定の際に少なくとも１つのシャドウレジスタ（１２１、１２２）のデータに基づいて、少なくとも１つのレジスタで正常なデータを復旧するための手段が設けられている。本装置によって、マルチコアプロセッサ（１００）の信頼性が改善される。

3. 发明专利

JP4073464B2 Main for fault tolerant computer system memory systems and checkpointing protocols using read buffer 有权
公开(公告)号：JP4073464B2
公开(公告)日：2008-04-09
申请号：JP2006343089
申请日：2006-12-20
申请人：ラディシス・コーポレーション
发明人：スティフラー，ジャック・ジェイ
IPC分类号： G06F11/14 , G06F12/08 , G06F12/16
CPC分类号： G06F11/1407

4. 发明专利

JP2006004339A Semiconductor integrated circuit 有权
标题翻译：半导体集成电路
公开(公告)号：JP2006004339A
公开(公告)日：2006-01-05
申请号：JP2004182468
申请日：2004-06-21
申请人： Fujitsu Ltd , 富士通株式会社
发明人： YOMO TAKASHI
IPC分类号： G06F1/30 , G06F1/24 , G06F1/32 , G06F11/14 , G06F15/78
CPC分类号： G06F1/3203 , G06F1/24 , G06F1/305 , G06F11/1407
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit capable of evacuating and restoring easily and quickly various register values, when realizing the standing-by condition where an internal operation voltage is interrupted, the condition where the internal operation voltage is lowered, or the like. SOLUTION: This semiconductor integrated circuit includes a CPU core part, an on-chip bus connected to the CPU core part, an in-chip memory connected directly to the on-chip bus, and a voltage control part for controlling an electric power source voltage for operating the CPU core part and for outputting a boot switching signal. When the CPU core part fetches a boot program command from a boot address, the on-chip bus switches the boot address between the memory and a device other than the memory, in response to a condition of the boot switching signal. COPYRIGHT: (C)2006,JPO&NCIPI
摘要翻译：要解决的问题：为了提供能够容易且快速地排除和恢复各种寄存器值的半导体集成电路，当实现内部工作电压中断的待机状态时，内部工作电压降低的状态，等等。解决方案：该半导体集成电路包括CPU核心部分，连接到CPU核心部分的片上总线，直接连接到片上总线的片上存储器和用于控制电路的电压控制部分用于操作CPU核心部分并输出引导切换信号的电源电压。当CPU核心部分从启动地址获取引导程序命令时，片上总线响应于引导切换信号的状况，将存储器和除存储器之外的器件的引导地址切换。版权所有（C）2006，JPO＆NCIPI

5. 发明专利

JP3715057B2 Panic trap system 失效
公开(公告)号：JP3715057B2
公开(公告)日：2005-11-09
申请号：JP2742397
申请日：1997-02-12
申请人：ヒューレット・パッカード・カンパニーHewlett−Packard Company
发明人：グレッグ・レサルター
IPC分类号： G06F9/38 , G06F11/14
CPC分类号： G06F9/3865 , G06F11/1407

6. 发明专利

JP2017510878A ハードウェア・トランザクションのサルベージ有权
公开(公告)号：JP2017510878A
公开(公告)日：2017-04-13
申请号：JP2016548363
申请日：2015-02-19
申请人：インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation , インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation
发明人：マイケル、マゲッド、ミラド , グシュビント、マイケル、カール , カイン、スリー、ハロルド、ウェイド , サラプラ、バレンティナ , シュワルツ、エリック、マーク
IPC分类号： G06F9/46 , G06F9/318 , G06F9/34 , G06F9/38
CPC分类号： G06F9/467 , G06F9/3004 , G06F9/30087 , G06F9/3838 , G06F9/466 , G06F11/0724 , G06F11/0778 , G06F11/14 , G06F11/1402 , G06F11/1407 , G06F11/141 , G06F11/1474 , G06F11/167 , G06F11/3409 , G06F12/00 , G06F12/0815 , G06F12/123
摘要：【課題】部分的に実行されたハードウェア・トランザクションをサルベージするトランザクション・メモリ・システムのための方法、コンピュータ・システム、及びコンピュータ・プログラムを提供する。【解決手段】トランザクション・メモリ・システムが、部分的に実行されたハードウェア・トランザクションをサルベージする。トランザクション・メモリ・システムのプロセッサは、ハードウェア・トランザクションのコード領域のトランザクション実行のために、失敗直前ハンドラについての情報を判断する。プロセッサは、ハードウェア・トランザクションの状態情報を保存し、この状態情報は、ハードウェア・トランザクションがサルベージされるか又はアボートされるかを判断するのに使用可能である。プロセッサは、ハードウェア・トランザクションのトランザクション実行中、失敗直前条件を検出する。プロセッサは、検出に基づいて、失敗直前ハンドラについての情報を用いて、失敗直前ハンドラを実行し、失敗直前ハンドラは、ハードウェア・トランザクションがサルベージされるか又はアボートされるかを判断する。【選択図】図4

8. 发明专利

JP2012525644A Run reliable to use compared to the transfer instruction to Smt machine 有权
公开(公告)号：JP2012525644A
公开(公告)日：2012-10-22
申请号：JP2012508581
申请日：2010-04-27
申请人：アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated
发明人：ティー．クアチノン , スダカーランガナタン
IPC分类号： G06F11/18
CPC分类号： G06F9/3851 , G06F9/30189 , G06F9/3824 , G06F9/3855 , G06F9/3857 , G06F9/3859 , G06F9/3863 , G06F9/3891 , G06F11/1407 , G06F11/1497 , G06F11/1641 , G06F11/1683 , G06F2201/845
摘要：同時マルチスレッディングマシーンで効率的で信頼性の高い実行のためのシステムと方法。プロセッサが高信頼の実行モード（ＲＥＭ）に置かれミッションクリティカルなソフトウェアアプリケーションの実行中に起こり得るエラーを検出する。このモードでは２つのスレッドのみが演算するよう構成可能である。浮動小数点ストアと整数転送単項命令を新しい二項命令に変換可能である。新しい命令それぞれは２つのソースオペランドを持ち、異なったスレッドに対応する各オペランドは元の単項命令の１つのソースオペランドとして同じ論理レジスタ番号によって指定される。他のすべての命令は複製され、この場合、元の命令とそのツインが異なったスレッドに割り当てられる。同時マルチスレッディング（ＳＭＴ）浮動小数点ロジックはインスタンス化した整数独立クラスタを備える新しい命令を使用して通信する場合に、ロックステップ実行を提供できるだけである。新しい命令は両方のオペランドが準備済みになるまで開始することができない。各ソースオペランドはその後比較されて不一致またはエラーがないかが決定される。
【選択図】図３Ａ

9. 发明专利

JP4722994B2 Error recovery in the processing stage of the integrated circuit 有权
公开(公告)号：JP4722994B2
公开(公告)日：2011-07-13
申请号：JP2008507609
申请日：2005-04-21
申请人：アーム・リミテッド , ユニバーシティ・オブ・ミシガン
发明人：シダーサ・ダス , デヴィッド・テオドール・ブラーウ , デヴィッド・マイケル・ブル
IPC分类号： H03K19/00 , H01L21/822 , H01L27/04
CPC分类号： G06F11/1407

10. 发明专利

JP4603185B2 Computer and the error recovery method 有权
公开(公告)号：JP4603185B2
公开(公告)日：2010-12-22
申请号：JP2001071488
申请日：2001-03-14
申请人：富士通株式会社
发明人：シェバナウマイケル , バトラーマイケル , 俊明北村 , 寿茂安藤
IPC分类号： G06F9/38 , G06F11/14 , G06F11/00 , G06F11/16 , H03M13/09 , H04L1/00
CPC分类号： G06F11/1407 , G06F11/1641 , G06F11/165 , G06F11/1658

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