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1. 发明专利

JP2013150013A Semiconductor device 审中-公开
标题翻译：半导体器件
公开(公告)号：JP2013150013A
公开(公告)日：2013-08-01
申请号：JP2013091206
申请日：2013-04-24
申请人： Nec Corp , 日本電気株式会社 , Renesas Electronics Corp , ルネサスエレクトロニクス株式会社
发明人： KIKUCHI MASARU , YAMAMICHI SHINTARO , MURAI HIDEYA , FUNAYA TAKUO , MORI KENTARO , MAEDA TAKEHIKO , HONDA HIROKAZU , OGAWA KENTA , TSUKANO JUN
IPC分类号： H01L23/12 , H05K3/22 , H05K3/46
CPC分类号： H05K3/205 , H01L21/4857 , H01L21/486 , H01L21/563 , H01L23/498 , H01L23/49822 , H01L23/49827 , H01L24/45 , H01L24/48 , H01L24/73 , H01L2224/05568 , H01L2224/05573 , H01L2224/16225 , H01L2224/32225 , H01L2224/45144 , H01L2224/48091 , H01L2224/48227 , H01L2224/48228 , H01L2224/48472 , H01L2224/73203 , H01L2224/73204 , H01L2224/73265 , H01L2224/92247 , H01L2924/00014 , H01L2924/01019 , H01L2924/01046 , H01L2924/01057 , H01L2924/01078 , H01L2924/01079 , H01L2924/01322 , H01L2924/09701 , H01L2924/12044 , H01L2924/181 , H01L2924/19041 , H05K3/244 , H05K3/423 , H05K2201/0338 , H05K2201/098 , H05K2201/09845 , H05K2203/0376 , H05K2203/0384 , H05K2203/0733 , H05K2203/1476 , H01L2924/00 , H01L2924/00012 , H01L2224/05599 , H01L2224/45015 , H01L2924/207
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device achieving high reliability.SOLUTION: A semiconductor device has a wiring board 102 and a semiconductor chip disposed on the wiring board and electrically connecting with the wiring board. The wiring board comprises: an insulation layer 11; multiple wiring layers 14 formed on the insulation layer so as to be insulated from each other; and multiple vias 16 formed in the insulation layer and connecting the wiring layers with each other. A surface wiring layer 14 formed on one surface of the insulation layer 11, from among the wiring layers, has a first metal film 12 exposed on the one surface and contacting with the insulation layer on at least a part of its side surface; and a second metal film 13 embedded in the insulation layer and laminated on the first metal film. An end part of the first metal film extends to the outer side in a surface direction of the second metal film relative to an end part of the second metal film. A surface of the first metal film lies at a position recessed from the one surface of the insulation layer. Side surfaces of a recess of the insulation layer, where the first metal film is formed, match with positions of the end parts of the first metal film. The first metal film and the second metal film are made of the same material.
摘要翻译：要解决的问题：提供一种实现高可靠性的半导体器件。解决方案：半导体器件具有布线板102和配置在布线板上并与布线板电连接的半导体芯片。布线板包括：绝缘层11; 形成在绝缘层上以便彼此绝缘的多个布线层14; 以及形成在绝缘层中并且将布线层彼此连接的多个通孔16。在布线层之间形成在绝缘层11的一个表面上的表面布线层14具有在一个表面上露出并在其侧表面的至少一部分上与绝缘层接触的第一金属膜12; 以及嵌入在绝缘层中并层压在第一金属膜上的第二金属膜13。第一金属膜的端部相对于第二金属膜的端部在第二金属膜的表面方向上延伸到外侧。第一金属膜的表面位于从绝缘层的一个表面凹陷的位置。绝缘层的形成有第一金属膜的凹部的侧面与第一金属膜的端部的位置一致。第一金属膜和第二金属膜由相同的材料制成。

2. 发明专利

JP2012033974A Wiring board and semiconductor package 有权
标题翻译：接线板和半导体封装
公开(公告)号：JP2012033974A
公开(公告)日：2012-02-16
申请号：JP2011248228
申请日：2011-11-14
申请人： Nec Corp , Renesas Electronics Corp , ルネサスエレクトロニクス株式会社 , 日本電気株式会社
发明人： YAMAMICHI SHINTARO , KIKUCHI KATSU , MURAI HIDEYA , FUNAYA TAKUO , MAEDA TAKEHIKO , OGAWA KENTA , TSUKANO JUN , HONDA HIROKAZU
IPC分类号： H01L23/12
CPC分类号： H01L23/49827 , H01L21/486 , H01L21/6835 , H01L23/49811 , H01L23/49822 , H01L24/32 , H01L24/48 , H01L24/73 , H01L25/0657 , H01L2221/68345 , H01L2224/16225 , H01L2224/16235 , H01L2224/32057 , H01L2224/32225 , H01L2224/48227 , H01L2224/73204 , H01L2224/73265 , H01L2224/83385 , H01L2224/92125 , H01L2225/06517 , H01L2225/06524 , H01L2225/06541 , H01L2225/06572 , H01L2225/06586 , H01L2924/00014 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01019 , H01L2924/01029 , H01L2924/01033 , H01L2924/01046 , H01L2924/01078 , H01L2924/01079 , H01L2924/014 , H01L2924/09701 , H01L2924/10253 , H01L2924/12041 , H01L2924/14 , H01L2924/15183 , H01L2924/15311 , H01L2924/1532 , H01L2924/30107 , H01L2924/3011 , H01L2924/351 , H05K3/0055 , H05K3/20 , H05K3/421 , H05K3/4644 , H05K2201/09563 , H05K2201/09863 , H05K2203/0796 , H01L2924/00 , H01L2924/00012 , H01L2224/0401 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
摘要： PROBLEM TO BE SOLVED: To provide a wiring board and a semiconductor package that can effectively cope with an increase in number of terminals due to high integration, acceleration or multiple functions of semiconductor devices as well as with a narrowing pitch of intervals between the terminals, and are excellent in reliability.SOLUTION: In the wiring board 13 in which a lower-layer wiring composed of a wiring body 6 and an etching barrier layer 5 is formed in a concavity 7a formed on one surface of a substrate insulator film 7, an upper-layer wiring 11 is formed on the other surface of the substrate insulator film 7, and the wiring body 6 of the lower-layer wiring and the upper-layer wiring 11 are formed on the substrate insulator film 7 and are mutually connected via a via hole 10, the via hole 10 is bellows-shaped.
摘要翻译：要解决的问题：提供一种布线板和半导体封装，其可以有效地应对由于半导体器件的高集成度，加速度或多种功能而导致的端子数量的增加以及间隔的间距变窄终端，可靠性好。解决方案：在形成在基板绝缘膜7的一个表面上的凹部7a中形成由布线体6和蚀刻阻挡层5构成的下层布线的布线基板13中，上层布线11形成在基板绝缘膜7的另一个表面上，下层布线和上层布线11的布线体6形成在基板绝缘膜7上，并且经由通孔10相互连接通孔10是波纹管状的。版权所有（C）2012，JPO＆INPIT

3. 发明专利

JP2012033973A Wiring board and semiconductor package 有权
标题翻译：接线板和半导体封装
公开(公告)号：JP2012033973A
公开(公告)日：2012-02-16
申请号：JP2011248227
申请日：2011-11-14
申请人： Nec Corp , Renesas Electronics Corp , ルネサスエレクトロニクス株式会社 , 日本電気株式会社
发明人： YAMAMICHI SHINTARO , KIKUCHI KATSU , MURAI HIDEYA , FUNAYA TAKUO , MAEDA TAKEHIKO , OGAWA KENTA , TSUKANO JUN , HONDA HIROKAZU
IPC分类号： H01L23/12 , H01L25/065 , H01L25/07 , H01L25/18
CPC分类号： H01L23/49827 , H01L21/486 , H01L21/6835 , H01L23/49811 , H01L23/49822 , H01L24/32 , H01L24/48 , H01L24/73 , H01L25/0657 , H01L2221/68345 , H01L2224/16225 , H01L2224/16235 , H01L2224/32057 , H01L2224/32225 , H01L2224/48227 , H01L2224/73204 , H01L2224/73265 , H01L2224/83385 , H01L2224/92125 , H01L2225/06517 , H01L2225/06524 , H01L2225/06541 , H01L2225/06572 , H01L2225/06586 , H01L2924/00014 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01019 , H01L2924/01029 , H01L2924/01033 , H01L2924/01046 , H01L2924/01078 , H01L2924/01079 , H01L2924/014 , H01L2924/09701 , H01L2924/10253 , H01L2924/12041 , H01L2924/14 , H01L2924/15183 , H01L2924/15311 , H01L2924/1532 , H01L2924/30107 , H01L2924/3011 , H01L2924/351 , H05K3/0055 , H05K3/20 , H05K3/421 , H05K3/4644 , H05K2201/09563 , H05K2201/09863 , H05K2203/0796 , H01L2924/00 , H01L2924/00012 , H01L2224/0401 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
摘要： PROBLEM TO BE SOLVED: To provide a wiring board and a semiconductor package that can effectively cope with an increase in number of terminals due to high integration, acceleration and multiple functions of semiconductor devices as well as with a narrowing pitch of intervals between the terminals, and are excellent in reliability.SOLUTION: In the wiring board 13 in which a lower-layer wiring composed of a wiring body 6 and an etching barrier layer 5 is formed in a concavity 7a formed on one surface of a substrate insulator film 7, an upper-layer wiring 11 is formed on the other surface of the substrate insulator film 7, and the wiring body 6 of the lower-layer wiring and the upper-layer wiring 11 are formed on the substrate insulator film 7 and are mutually connected via a via hole 10, the shape of the via hole 10 is bell-shaped.
摘要翻译：要解决的问题：提供一种布线板和半导体封装，其可以有效地应对由于半导体器件的高集成度，加速度和多种功能导致的端子数量的增加以及间隔的间距变窄终端，可靠性好。解决方案：在形成在基板绝缘膜7的一个表面上的凹部7a中形成由布线体6和蚀刻阻挡层5构成的下层布线的布线基板13中，上层布线11形成在基板绝缘膜7的另一个表面上，下层布线和上层布线11的布线体6形成在基板绝缘膜7上，并且经由通孔10相互连接通孔10的形状为钟形。版权所有（C）2012，JPO＆INPIT

4. 发明专利

JP2014236197A 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：JP2014236197A
公开(公告)日：2014-12-15
申请号：JP2013119086
申请日：2013-06-05
申请人：ルネサスエレクトロニクス株式会社 , Renesas Electronics Corp
发明人： YAMADA YUSUKE , HONDA HIROKAZU
IPC分类号： H01L21/60 , H01L23/12
CPC分类号： H01L24/97 , H01L2224/32225 , H01L2224/48091 , H01L2224/48227 , H01L2924/13091 , H01L2924/15311 , H01L2924/00014 , H01L2924/00
摘要：【課題】隣り合う導体柱が、はんだを介して短絡することを抑制する。【解決手段】配線基板IPは、半導体チップSCに接続するために、第1面に複数の第1端子FNG1を有している。複数の第1端子FNG1は、互いに異なる導体柱MEPに接続している。また、配線基板IPの第1面には第1絶縁層SR2が形成されている。第1絶縁層SR2には、複数の第1端子FNG1それぞれと重なる複数の第1開口OP1が形成されている。半導体チップSCのうち配線基板IPに対向している面は、第1領域CAR1、第2領域CAR2、及び第3領域CAR3を有している。第1領域CAR1は、例えば半導体チップSCの中央に位置している。第2領域CAR2は、第1領域CAR1を囲んでおり、第3領域CAR3は、第2領域CAR2を囲んでいる。第2領域CAR2には、導体柱MEPが設けられていない。【選択図】図2
摘要翻译：要解决的问题：通过焊料抑制相邻的导体柱短路。解决方案：布线板IP在第一表面上包括多个第一端子FNG1，以连接到半导体芯片SC。多个第一端子FNG1连接到彼此不同的导体柱MEP。第一绝缘层SR2形成在布线板IP的第一表面上。在第一绝缘层SR2中形成分别与多个第一端子FNG1重叠的多个第一开口OP1。在半导体芯片SC中，面向布线板IP的表面包括第一区域CAR1，第二区域CAR2和第三区域CAR3。第一区域CAR1例如位于半导体芯片SC的中心。第二区域CAR2包围第一区域CAR1，第三区域CAR3包围第二区域CAR2。第二区域CAR2没有设置导体柱MEP。

5. 发明专利

JP2012028708A Semiconductor device 审中-公开
标题翻译：半导体器件
公开(公告)号：JP2012028708A
公开(公告)日：2012-02-09
申请号：JP2010168686
申请日：2010-07-27
申请人： Renesas Electronics Corp , ルネサスエレクトロニクス株式会社
发明人： MATSUI SATOSHI , EDA TAKESHI , MATSUMOTO AKIRA , KYOGOKU YOSHITAKA , WATANABE SHINJI , HONDA HIROKAZU
IPC分类号： H01L23/12 , H01L21/3205 , H01L23/52
CPC分类号： H01L23/3192 , H01L24/03 , H01L24/05 , H01L24/11 , H01L24/13 , H01L2224/03462 , H01L2224/0401 , H01L2224/05567 , H01L2224/05647 , H01L2224/11462 , H01L2224/11622 , H01L2224/11849 , H01L2224/13007 , H01L2224/13022 , H01L2224/13147 , H01L2224/1354 , H01L2924/00014 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01019 , H01L2924/01029 , H01L2924/01033 , H01L2924/0105 , H01L2924/01075 , H01L2924/01082 , H01L2924/014 , H01L2224/05552
摘要： PROBLEM TO BE SOLVED: To effectively relax the stress applied to a semiconductor chip via a flip-chip bump.SOLUTION: A semiconductor device 200 comprises: an interconnection 210 formed on a semiconductor chip 202; a first insulating film (214) that is formed above the interconnection 210 and has a first opening 214a; a pad electrode film 216 formed in contact with the interconnection 210; a second insulating film (218) that is formed above the pad electrode film 216 and has a second opening 218a; and a flip-chip bump 220 formed in contact with the pad electrode film 216. In a plan view, the second insulating film exists between the flip-chip bump and the pad electrode film 216 in a region right below an outer edge of the flip-chip bump 220. The outer edge of the flip-chip bump 220 is formed in a region inside an outer edge of the pad electrode film 216.
摘要翻译：要解决的问题：通过倒装芯片凸块有效地缓解施加到半导体芯片的应力。解决方案：半导体器件200包括：形成在半导体芯片202上的互连210; 第一绝缘膜（214），其形成在互连210上方并具有第一开口214a; 形成为与互连件210接触的焊盘电极膜216; 第二绝缘膜（218），其形成在焊盘电极膜216的上方并具有第二开口218a; 以及形成为与焊盘电极膜216接触的倒装凸块220.在平面图中，第二绝缘膜存在于倒装芯片凸块和焊盘电极膜216之间的位于翻盖的外边缘的正下方的区域中倒装芯片凸块220的外边缘形成在焊盘电极膜216的外边缘内的区域中。（C）2012年，JPO和INPIT

6. 发明专利

JP2014220593A 電子装置有权
标题翻译：电子设备
公开(公告)号：JP2014220593A
公开(公告)日：2014-11-20
申请号：JP2013097021
申请日：2013-05-02
申请人：ルネサスエレクトロニクス株式会社 , Renesas Electronics Corp
发明人： YAMAMICHI SHINTARO , HONDA HIROKAZU , WATANABE MASAKI , ARITA JUNICHI , OKADA NORIO , UENO ATSUSHI , NISHIMOTO TADASHI , KIMURA MICHITAKA , NISHIYAMA TOMOHIRO
IPC分类号： H04B1/38
CPC分类号： H04W84/18 , H01L2224/45144 , H01L2224/48091 , H01L2224/49111 , H01L2924/00014 , H01L2924/00
摘要：【課題】センサを利用した無線通信システムの構成要素となる電子装置の小型化を図る。【解決手段】第1特徴点は、例えば、図7に示すように、配線基板WB1の表面上にチップ状態で半導体チップCHP1がベアチップ実装されているとともに、配線基板WB2の表面上にチップ状態で半導体チップCHP2がベアチップ実装されている点にある。また、第2特徴点は、モジュールを構成する無線通信部とデータ処理部とを実装構成上で分離した点にある。さらに、第3特徴点は、配線基板WB1と配線基板WB2とを基板の厚さ方向に積層して配置することによりモジュール(電子装置)を構成している点にある。【選択図】図7
摘要翻译：要解决的问题：为了使作为使用传感器的无线电通信系统的组件的电子设备的小型化。解决方案：第一特征是半导体芯片CHP1是裸片安装在布线板WB1的前表面上芯片状态和半导体芯片CHP2是以芯片状态安装在布线板WB2的前表面上的裸芯片，例如如图7所示。另外，第二特征是无线电通信单元和数据处理构成模块的单元以安装结构分离。此外，第三特征是通过在布线板的厚度方向堆叠布置布线板WB1和布线板WB2来形成模块（电子设备）。

7. 发明专利

JP2014239118A 半導体装置有权
标题翻译：半导体器件
公开(公告)号：JP2014239118A
公开(公告)日：2014-12-18
申请号：JP2013120013
申请日：2013-06-06
申请人：ルネサスエレクトロニクス株式会社 , Renesas Electronics Corp
发明人： YAMAMICHI SHINTARO , OKAMOTO MANABU , HONDA HIROKAZU
IPC分类号： H01L25/065 , H01L25/07 , H01L25/18
CPC分类号： H01L25/18 , H01L21/563 , H01L23/12 , H01L23/3135 , H01L23/367 , H01L23/481 , H01L23/49816 , H01L23/49822 , H01L23/49838 , H01L23/50 , H01L24/97 , H01L25/0657 , H01L25/50 , H01L2224/14181 , H01L2224/16145 , H01L2224/16225 , H01L2224/32145 , H01L2224/32225 , H01L2224/73204 , H01L2224/73253 , H01L2224/97 , H01L2225/06513 , H01L2225/06517 , H01L2225/06541 , H01L2225/06555 , H01L2924/15311 , H01L2924/16251 , H01L2924/181 , H01L2924/351 , H01L2224/81 , H01L2924/00
摘要：【課題】半導体チップの基板の特定の領域に貫通電極を集中して配置した場合において、半導体チップの基板にクラックが入ることを抑制する。【解決手段】第1半導体チップSC1の長辺SID11,SID13に平行な方向を行方向として、かつ長辺SID11,SID13に垂直な方向を列方向とした場合、複数の第1貫通電極TSV1のそれぞれは、m行n列(ただしm>n)の格子点のいずれかの上に配置されている。また、第1半導体チップSC1の短辺SID12,SID14に平行な断面において、上記したm行n列の最外周の格子点を結んだ領域である貫通電極配置領域TSVA1の中心は、第1半導体チップSC1の短辺SID12,SID14の中心から第1方向にずれている。【選択図】図1
摘要翻译：要解决的问题：为了抑制在半导体芯片的基板的规定区域中通孔电极被共同配置的情况下，在半导体芯片的基板上产生裂纹。解决方案：假设与主边SID11平行的方向，第一半导体芯片SC1的SID13是行方向，而与主方SID11，SID13垂直的方向是列方向，多个第一贯通电极TSV1分别配置在m行n列的任意格（其中m> n）。在平行于第一半导体芯片SC1的次侧SID12，SID14的横截面中，贯通电极配置区域TSVA1的中心是通过连接m行n列的最外周上的格子点而形成的区域从第一半导体芯片SC1的小边SID12，SID14的中心向第一方向偏离。

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