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1. 发明专利

JP2015022330A メモリ制御回路およびプロセッサ有权
标题翻译：存储控制电路和处理器
公开(公告)号：JP2015022330A
公开(公告)日：2015-02-02
申请号：JP2013147508
申请日：2013-07-16
申请人：株式会社東芝 , Toshiba Corp
发明人： NOMURA KUMIKO , FUJITA SHINOBU , ABE KEIKO , IKEGAMI KAZUTAKA , NOGUCHI HIROKI , TAKEDA SUSUMU
IPC分类号： G06F12/08 , G06F1/32
CPC分类号： G06F12/0802 , G06F1/26 , G06F1/32 , G06F12/0897 , G06F2212/1028 , G06F2212/222 , G06F2212/60 , G06F2212/601 , G11C11/1697 , Y02D10/13
摘要：【課題】オペレーティングシステムによる電力管理以外の手法で、キャッシュメモリの効率的な電力制御を行う。【解決手段】メモリ制御回路は、n(nは2以上の整数)次のキャッシュメモリのうち不揮発性メモリを備えた特定のメモリに対して、他のメモリから読み出しおよび書き込みの要求を行っていない期間が所定時間以上継続したか否かを判定する要求判定部と、前記要求判定部の判定結果に基づいて、前記特定のメモリに対する電源遮断のタイミングを制御する電源制御部と、を備える。【選択図】図1
摘要翻译：要解决的问题：通过除操作系统的电源管理之外的方法对高速缓冲存储器进行有效的功率控制。解决方案：存储器控制电路包括：请求确定单元，确定包括非易失性存储器的特定存储器的周期第n级高速缓冲存储器中的存储器，其中n是等于或大于2的整数，不传送从/向另一存储器读/写数据的请求，持续预定时间或更长时间; 以及电源控制单元，其基于所述请求确定单元的确定结果来控制切断对所述特定存储器的电流供应的定时。

2. 发明专利

JP2013190970A Cache device 有权
标题翻译：缓存设备
公开(公告)号：JP2013190970A
公开(公告)日：2013-09-26
申请号：JP2012056359
申请日：2012-03-13
申请人： Toshiba Corp , 株式会社東芝
发明人： NOMURA KUMIKO , FUJITA SHINOBU , ABE KEIKO , IKEGAMI KAZUTAKA , NOGUCHI HIROKI
IPC分类号： G06F12/08
CPC分类号： G06F1/3275 , G06F1/32 , G06F1/3225 , Y02D10/13 , Y02D10/14 , Y02D50/20
摘要： PROBLEM TO BE SOLVED: To provide a cache device capable of reducing power consumption while securing performance.SOLUTION: A cache device according to the embodiment, which is a cache device of an n(n≥2)-way set associative system, includes a cache memory, an access control part, and a power control part. The cache memory has a plurality of memory areas corresponding to a plurality of ways on a one-to-one basis. The access control part controls access to the memory area. The power control part controls power supply for each memory area one by one, and controls, as to a memory area to which access control is not executed for a fixed period of time, a power supplied to the memory area to a standby power indicative of a value lower than an operation power at which the memory area is operable. The power control part also controls a standby power of a memory area to which an access control is highly likely to be performed, to a value closer to an operation power than the standby power of a memory area to which an access control is not likely to be performed.
摘要翻译：要解决的问题：提供一种能够在确保性能的同时降低功耗的缓存装置。解决方案：根据本实施例的缓存装置，其是n（n≥2）组合关联系统的高速缓存装置，包括高速缓冲存储器，访问控制部分和功率控制部分。高速缓冲存储器具有与多个方式对应的多个存储区域，该多个存储区域是一对一的。访问控制部件控制对存储器区域的访问。功率控制部分逐个地控制每个存储区域的电源，并且对于在一段固定的时间段内不执行访问控制的存储器区域，控制向存储区域提供指示低于存储区域可操作的操作功率的值。功率控制部分还将访问控制极有可能被执行的存储区域的待机功率控制到比访问控制不太可能的存储区域的待机功率更接近操作功率的值被执行。

3. 发明专利

JP2013218403A Cache system 有权
标题翻译：缓存系统
公开(公告)号：JP2013218403A
公开(公告)日：2013-10-24
申请号：JP2012086356
申请日：2012-04-05
申请人： Toshiba Corp , 株式会社東芝
发明人： NOMURA KUMIKO , FUJITA SHINOBU , ABE KEIKO , IKEGAMI KAZUTAKA , NOGUCHI HIROKI
IPC分类号： G06F12/08
CPC分类号： G06F1/3206 , G06F1/3225 , G06F1/3275 , Y02D10/13 , Y02D10/14
摘要： PROBLEM TO BE SOLVED: To store data by using a nonvolatile memory and reduce power consumption.SOLUTION: A cache system 4 includes: a tag storage unit 10 that is comprised of a volatile memory, has a plurality of ways, and stores a tag for each line; a data storage unit 11 that is comprised of a nonvolatile memory, has a plurality of ways, stores data for each line, and includes a plurality of sense amplifiers SA for reading data; a comparison circuit 12 that compares a tag included in an address with a tag read from the tag storage unit 10; and a controller 13 that turns off the power supply to the sense amplifiers SA for ways that are not accessed, on the basis of the comparison result of the comparison circuit 12.
摘要翻译：要解决的问题：通过使用非易失性存储器存储数据并降低功耗。解决方案：缓存系统4包括：标签存储单元10，其由易失性存储器组成，具有多种方式，并且存储用于每行由非易失性存储器组成的数据存储单元11具有多路，存储每行的数据，并且包括用于读取数据的多个读出放大器SA; 将包括在地址中的标签与从标签存储单元10读取的标签进行比较的比较电路12; 以及控制器13，其基于比较电路12的比较结果，关闭对读出放大器SA的电源的未被访问的方式。

4. 发明专利

JP2012203487A Cache system and processor 有权
标题翻译：缓存系统和处理器
公开(公告)号：JP2012203487A
公开(公告)日：2012-10-22
申请号：JP2011065271
申请日：2011-03-24
申请人： Toshiba Corp , 株式会社東芝
发明人： NOMURA KUMIKO , ABE KEIKO , FUJITA SHINOBU
IPC分类号： G06F12/08
CPC分类号： G06F12/0897 , G06F12/123 , G06F2212/225 , Y02B60/1225 , Y02D10/13
摘要： PROBLEM TO BE SOLVED: To provide a cache system of a fast operation and low power consumption.SOLUTION: The cache system according to an embodiment of this invention comprises: a volatile cache memory; a nonvolatile cache memory; an order preservation part for storing data corresponding to the number of pieces of data whose non-use time is longer (or shorter) than that of the data stored in the volatile cache memory that are stored in the nonvolatile cache memory, corresponding to the respective pieces of data stored in the volatile cache memory; and a control part for storing first data stored in the volatile cache memory in the nonvolatile cache memory when it can be determined that the non-use time of the first data is shorter than the non-use time of one of the data stored in the nonvolatile cache memory, on the basis of the data stored in the order preservation part corresponding to the first data when overwriting the first data with second data having another address.
摘要翻译：要解决的问题：提供快速操作和低功耗的缓存系统。解决方案：根据本发明实施例的缓存系统包括：易失性高速缓存存储器; 非易失性高速缓存; 订单保存部分，用于存储对应于非易失性高速缓冲存储器中存储的非易失性高速缓冲存储器中存储的非使用时间长于（或更短）的非使用时间的数据的数量的数据的数据，存储在易失性高速缓冲存储器中的数据段; 以及控制部分，用于当可以确定第一数据的不使用时间比存储在第一数据中的数据之一的不使用时间短时，将存储在易失性高速缓冲存储器中的第一数据存储在非易失性高速缓冲存储器中基于存储在与第一数据对应的订单保存部分中的数据的非易失性高速缓冲存储器，当用具有另一地址的第二数据重写第一数据时。版权所有（C）2013，JPO＆INPIT

5. 发明专利

JP2010198129A Cache system 审中-公开
标题翻译：缓存系统
公开(公告)号：JP2010198129A
公开(公告)日：2010-09-09
申请号：JP2009039813
申请日：2009-02-23
申请人： Toshiba Corp , 株式会社東芝
发明人： NOMURA KUMIKO , FUJITA SHINOBU
IPC分类号： G06F12/08
摘要： PROBLEM TO BE SOLVED: To shorten a cache access time and reduce cache coherency, even if using a plurality of processor elements. SOLUTION: A cache system includes: a plurality of processor elements 11; a plurality of cache memories 13 for transferring data with the processor elements 11; a three-dimensional cross bar bus circuit 12 installed between the processor element 11 and the cache memory 13 for switching a connection relation between the processor element 11 and the cache memory 13; and a switch control part 14 for controlling the switching of the connection of the cross bar bus circuit 12 according to a request from the processor element 11, wherein each of the cache memories 13 stores the data of addresses in a fixed range or instructions, and different addresses are assigned to each of the cache memories 13. COPYRIGHT: (C)2010,JPO&INPIT
摘要翻译：要解决的问题：即使使用多个处理器元件，缩短高速缓存访问时间并降低高速缓存一致性。解决方案：缓存系统包括：多个处理器元件11; 用于与处理器元件11传送数据的多个高速缓存存储器13; 安装在处理器元件11和高速缓冲存储器13之间用于切换处理器元件11和高速缓冲存储器13之间的连接关系的三维横杆总线电路12; 以及用于根据来自处理器单元11的请求来控制横杆总线电路12的连接切换的开关控制部分14，其中高速缓存存储器13中的每一个将地址数据存储在固定范围或指令中，以及不同的地址分配给每个高速缓存存储器13.版权所有：（C）2010，JPO＆INPIT

6. 发明专利

JP2015007896A プロセッサ有权
标题翻译：处理器
公开(公告)号：JP2015007896A
公开(公告)日：2015-01-15
申请号：JP2013132879
申请日：2013-06-25
申请人：株式会社東芝 , Toshiba Corp
发明人： IKEGAMI KAZUTAKA , FUJITA SHINOBU , ABE KEIKO , NOMURA KUMIKO , NOGUCHI HIROKI
IPC分类号： G06F12/08
CPC分类号： G11C14/0081 , G06F1/3228 , G06F1/3287 , G06F1/3296 , G06F12/0895 , G06F2212/225 , Y02D10/171 , Y02D10/172
摘要：【課題】低消費電力化と電源遮断からの高速復帰を実現する。【解決手段】実施形態に係わるプロセッサは、処理データを制御するコア12−1、処理データのタグデータを揮発的に記憶するタグエリア12−2、及び、タグデータを制御するタグコントローラ12−4を備えるCMOS回路12と、処理データをキャッシュデータとして不揮発的に記憶するキャッシュデータエリア13−1及びタグデータを不揮発的に記憶するタグエリア13−2を備える不揮発メモリ13とを備える。タグコントローラ12−4は、タグエリア12−2,13−2のうちの1つからタグデータを選択的に取得することにより、キャッシュデータエリア13−1内に処理データが記憶されているか否かを判定する。【選択図】図11
摘要翻译：要解决的问题：实现更低的功耗和从停电中快速恢复。解决方案：根据实施例的处理器包括：CMOS电路12，其包括控制处理数据的核12-1，存储在其中的标签区域12-2 以易失性方式标记处理数据上的数据，以及控制标签数据的标签控制器12-4; 以及非易失性存储器13，其包括以非易失性方式将处理数据作为高速缓存数据存储在其中的高速缓存数据区域13-1以及以非易失性方式存储在其中的标签数据的标签区域13-2。标签控制器12-4从标签区域12-2和13-2中的一个选择性地获取标签数据，从而确定处理数据是否存储在高速缓存数据区域13-1中。

7. 发明专利

JP2014078164A Semiconductor device 有权
标题翻译：半导体器件
公开(公告)号：JP2014078164A
公开(公告)日：2014-05-01
申请号：JP2012226162
申请日：2012-10-11
申请人： Toshiba Corp , 株式会社東芝
发明人： IKEGAMI KAZUTAKA , ABE KEIKO , NOMURA KUMIKO , NOGUCHI HIROKI , FUJITA SHINOBU
IPC分类号： G06F13/16
CPC分类号： G11C11/16 , G11C5/025 , G11C11/165 , G11C11/1659 , G11C11/1673 , G11C11/1675 , G11C11/1693
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device capable of reducing chip area and reducing signal delay and power consumption.SOLUTION: A semiconductor device includes: a processor chip 11; and a memory chip 12 that is stacked on the processor chip 11 via a plurality of inter-chip electrodes 13A, 13B, and has a memory cell unit and a memory logic unit. The plurality of inter-chip electrodes 13A, 13B are arranged on the memory logic unit. An address and data are transferred between the processor chip 11 and the memory chip 12 using the common inter-chip electrode 13B.
摘要翻译：要解决的问题：提供能够减少芯片面积并减少信号延迟和功耗的半导体器件。解决方案：半导体器件包括：处理器芯片11; 以及通过多个芯片间电极13A，13B堆叠在处理器芯片11上的存储器芯片12，并且具有存储单元单元和存储器逻辑单元。多个片间电极13A，13B布置在存储器逻辑单元上。使用公共芯片间电极13B在处理器芯片11和存储器芯片12之间传送地址和数据。

8. 发明专利

JP2012190359A Cache system and processing device 审中-公开
标题翻译：缓存系统和处理设备
公开(公告)号：JP2012190359A
公开(公告)日：2012-10-04
申请号：JP2011054757
申请日：2011-03-11
申请人： Toshiba Corp , 株式会社東芝
发明人： NOMURA KUMIKO , ABE KEIKO , FUJITA SHINOBU
IPC分类号： G06F12/08
CPC分类号： G06F12/0893 , Y02D10/13
摘要： PROBLEM TO BE SOLVED: To provide a cache system and a processing device with rapid operation speed while reducing consumption power.SOLUTION: A cache system of an embodiment of the invention includes: a volatile cache memory; a nonvolatile cache memory with the same capacity as that of the volatile cache memory; an address decoder designating the same line for the volatile cache memory and the nonvolatile cache memory; and a save region for storing data inputted from the volatile cache memory and outputting the stored data to the volatile cache memory.
摘要翻译：要解决的问题：提供具有快速操作速度的缓存系统和处理装置，同时降低功耗。解决方案：本发明实施例的缓存系统包括：易失性高速缓冲存储器; 具有与易失性高速缓存存储器相同容量的非易失性高速缓冲存储器; 指定用于易失性高速缓冲存储器和非易失性高速缓冲存储器的同一行的地址解码器; 以及存储区域，用于存储从易失性高速缓冲存储器输入的数据，并将所存储的数据输出到易失性高速缓冲存储器。版权所有（C）2013，JPO＆INPIT

9. 发明专利

JP2014212551A 半導体集積回路有权
标题翻译：半导体集成电路
公开(公告)号：JP2014212551A
公开(公告)日：2014-11-13
申请号：JP2014128663
申请日：2014-06-23
申请人：株式会社東芝 , Toshiba Corp
发明人： YASUDA SHINICHI , ODA MASATO , NOMURA KUMIKO , ABE KEIKO , FUJITA SHINOBU
IPC分类号： H03K19/173
CPC分类号： H03K19/17
摘要：【課題】消費電力を削減した半導体集積回路を提供する。【解決手段】第1の電源と第2の電源との間に第1及び第2の不揮発メモリと第1の極性を持つスイッチング素子と第1の極性とは異なる第2の極性を持つスイッチング素子が接続されたメモリセルを複数含む半導体集積回路であって、前記メモリセルのうち、第1のメモリセルの出力配線と第2のメモリセルの出力配線が接続され、第1のメモリセルの第1の極性を持つスイッチング素子の制御ゲートには入力信号が入力され、第2の極性を持つスイッチング素子の制御ゲートには前記入力信号の反転信号が入力され、第2のメモリセルの第1の極性を持つスイッチング素子の制御ゲートには前記入力信号の反転信号が入力され、第2の極性を持つスイッチング素子の制御ゲートには前記入力信号が入力される。【選択図】図3
摘要翻译：要解决的问题：提供降低功耗的半导体集成电路。解决方案：半导体集成电路包括多个存储单元，其中第一和第二非易失性存储器，具有第一极性的开关元件和具有与第一极性不同的第二极性的开关元件连接在第一电源和第二电源之间。在存储单元中，连接第一存储单元的输出布线和第二存储单元的输出布线。输入信号被输入到具有第一存储单元的第一极性的开关元件的控制栅极。输入信号的反相信号输入到具有第二极性的开关元件的控制栅极。输入信号的反相信号输入到具有第二存储单元的第一极性的开关元件的控制栅极。输入信号被输入到具有第二极性的开关元件的控制栅极。

10. 发明专利

JP2013239219A Magnetic random access memory and memory system 有权
标题翻译：磁性随机存取存储器和存储器系统
公开(公告)号：JP2013239219A
公开(公告)日：2013-11-28
申请号：JP2012110720
申请日：2012-05-14
申请人： Toshiba Corp , 株式会社東芝
发明人： NOGUCHI HIROKI , FUJITA SHINOBU , ABE KEIKO , NOMURA KUMIKO , IKEGAMI KAZUTAKA
IPC分类号： G11C11/15
CPC分类号： G11C11/1675 , G11C11/1659 , G11C11/1673 , G11C11/1693
摘要： PROBLEM TO BE SOLVED: To make changeover of a plurality of uses possible and to achieve low power consumption in each of the plurality of uses.SOLUTION: A magnetic random access memory includes a control circuit performing the steps of: selecting one of first and second modes on the basis of a mode selection signal; reading out read-out data by a read-out circuit 14 when a free capacity of a buffer memory is equal to a constant value or more at the time of selection of the second mode; writing any one of write data and reverse data of the write data by a write circuit 13 on the basis of the read-out data and the write data; and writing any one of the write data and the reverse data of the write data by the write circuit 13 such that a number of bits for causing resistance values of magneto-resistance effect elements to be first resistance values is increased when the free capacity of the buffer memory is below the constant value at the time of selection of the second mode.
摘要翻译：要解决的问题：可以在多种用途中进行多种用途的切换并实现低功耗。磁性随机存取存储器包括执行以下步骤的控制电路：选择第一和第二模式选择信号; 当选择第二模式时，当缓冲存储器的可用容量等于或大于等于或等于更大值时，通过读出电路14读出读出数据; 基于读出数据和写入数据，通过写入电路13写入写入数据和写入数据的反向数据中的任何一个; 并且通过写入电路13写入写入数据和写入数据的反向数据中的任何一个，使得用于使磁阻效应元件的电阻值成为第一电阻值的位数增加，缓冲存储器在选择第二模式时低于常数值。

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