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1. 发明专利

JP2018182335A 絶縁ゲート型炭化珪素半導体装置及びその製造方法审中-公开
公开(公告)号：JP2018182335A
公开(公告)日：2018-11-15
申请号：JP2018136000
申请日：2018-07-19
申请人：三菱電機株式会社
发明人：香川泰宏 , 田中梨菜 , 福井裕 , 三浦成久 , 阿部雄次 , 今泉昌之
IPC分类号： H01L29/12 , H01L21/336 , H01L21/265 , H01L29/78
CPC分类号： H01L21/0259 , H01L21/02378 , H01L21/02433 , H01L21/02529 , H01L21/02532 , H01L21/02609 , H01L21/26586 , H01L29/04 , H01L29/045 , H01L29/0623 , H01L29/0634 , H01L29/0696 , H01L29/1095 , H01L29/1608 , H01L29/4236 , H01L29/66068 , H01L29/66348 , H01L29/66734 , H01L29/7397 , H01L29/7813
摘要：【課題】ゲート絶縁膜の電界を緩和し、オン抵抗の増大を抑制できる、絶縁ゲート型炭化珪素半導体装置及びその製造方法を提供する。【解決手段】{0001}面からオフ方向に0°より大きいオフ角が設けられた主面を有する4H型の炭化珪素基板1上に第1導電型のドリフト層2aと、ドリフト層2aの表層側に第2導電型の第1のベース領域3と、第1導電型のソース領域4と、トレンチ5と、トレンチ内に形成されたゲート絶縁膜6と、トレンチ5の底部に接してドリフト層2a内に設けられた第2導電型の保護拡散層13と、保護拡散層13と第1のベース領域13を接続するために、2つのトレンチ側壁面のうち一方のトレンチ側壁面のみの少なくとも一部に接して設けられた第2導電型の第2のベース領域14と、を備える。【選択図】図2

3. 发明专利

JP6072432B2 半導体装置及びその製造方法有权
标题翻译：半导体器件及其制造方法
公开(公告)号：JP6072432B2
公开(公告)日：2017-02-01
申请号：JP2012111272
申请日：2012-05-15
申请人：三菱電機株式会社
发明人：三浦成久 , 日野史郎 , 古川彰彦 , 阿部雄次 , 中田修平 , 今泉昌之
IPC分类号： H01L21/336 , H01L29/12 , H01L29/78

5. 发明专利

JP2020038995A 絶縁ゲート型炭化珪素半導体装置及びその製造方法审中-公开
公开(公告)号：JP2020038995A
公开(公告)日：2020-03-12
申请号：JP2019213932
申请日：2019-11-27
申请人：三菱電機株式会社
发明人：香川泰宏 , 田中梨菜 , 福井裕 , 三浦成久 , 阿部雄次 , 今泉昌之
IPC分类号： H01L29/12 , H01L21/336 , H01L21/28 , H01L29/423 , H01L29/49 , H01L21/265 , H01L29/78
摘要：【課題】ゲート絶縁膜の電界を緩和し、オン抵抗の増大を抑制できる、絶縁ゲート型炭化珪素半導体装置及びその製造方法を提供する。【解決手段】炭化珪素からなる第1導電型のドリフト層2aと、第2導電型の第1のベース領域3と、第1導電型のソース領域4と、オフ方向の上流側に位置するオフ上流側トレンチ側壁面と、オフ上流側トレンチ側壁面よりもオフ方向の下流側に位置するオフ下流側トレンチ側壁面とを有するトレンチ5と、トレンチ内にゲート絶縁膜6を介して埋め込まれたゲート電極7と、トレンチ5の底部に接してドリフト層2a内に設けられた第2導電型の保護拡散層13と、保護拡散層13と第1のベース領域13とに接して、ドリフト層内においてオフ上流側トレンチ側壁面のみの少なくとも一部に接し、かつオフ上流側トレンチ側壁面から内側に0.3μm以上の幅を有するように設けられた第2導電型の第2のベース領域14とを備える。【選択図】図2

6. 发明专利

JP6207627B2 半導体装置有权
公开(公告)号：JP6207627B2
公开(公告)日：2017-10-04
申请号：JP2015547604
申请日：2014-09-02
申请人：三菱電機株式会社
发明人：香川泰宏 , 田中梨菜 , 福井裕 , 三浦成久 , 阿部雄次
IPC分类号： H01L29/12 , H01L29/78
CPC分类号： H01L29/7813 , H01L29/1095 , H01L29/0696 , H01L29/0878 , H01L29/41766 , H01L29/66727 , H01L29/66734

7. 发明专利

JP5840308B2 炭化珪素半導体装置およびその製造方法有权
公开(公告)号：JP5840308B2
公开(公告)日：2016-01-06
申请号：JP2014554125
申请日：2013-12-19
申请人：三菱電機株式会社
发明人：福井裕 , 香川泰宏 , 田中梨菜 , 阿部雄次 , 今泉昌之
IPC分类号： H01L29/78 , H01L29/06 , H01L29/12
CPC分类号： H01L29/1608 , H01L21/046 , H01L21/0475 , H01L21/049 , H01L21/26586 , H01L27/088 , H01L29/045 , H01L29/0865 , H01L29/1095 , H01L29/36 , H01L29/41741 , H01L29/4236 , H01L29/66068 , H01L29/66348 , H01L29/66734 , H01L29/739 , H01L29/7397 , H01L29/78 , H01L29/7813 , H01L29/7827

8. 发明专利

JP6144674B2 半導体装置及びその製造方法有权
公开(公告)号：JP6144674B2
公开(公告)日：2017-06-07
申请号：JP2014515523
申请日：2013-03-12
申请人：三菱電機株式会社
发明人：三浦成久 , 日野史郎 , 古川彰彦 , 阿部雄次 , 中田修平 , 今泉昌之 , 香川泰宏
IPC分类号： H01L29/06 , H01L21/336 , H01L21/266 , H01L29/78
CPC分类号： H01L29/7802 , H01L21/046 , H01L29/086 , H01L29/1033 , H01L29/1095 , H01L29/42356 , H01L29/66068 , H01L29/7813 , H01L29/7827 , H01L29/7836 , H01L29/0615 , H01L29/0619 , H01L29/1608 , H01L29/66893 , H01L29/8083

9. 发明专利

JP2016213473A 炭化珪素半導体装置审中-公开
标题翻译：碳化硅半导体器件
公开(公告)号：JP2016213473A
公开(公告)日：2016-12-15
申请号：JP2016095972
申请日：2016-05-12
申请人：三菱電機株式会社
发明人：田中貴規 , 木村泰広 , 山本茂久 , 冨田信之 , 阿部雄次
IPC分类号： H01L29/861 , H01L29/868 , H01L29/06 , H01L29/12 , H01L21/336 , H01L29/739 , H01L21/20 , H01L21/205 , H01L29/78
摘要：【課題】炭化珪素半導体装置のドリフト層の積層欠陥の拡張を抑制する。【解決手段】炭化珪素半導体装置は、炭化珪素半導体基板と、第1導電型の第1炭化珪素半導体層と、前記第1炭化珪素半導体層上に第1導電型とは反対の導電型を有する第2導電型の第2炭化珪素半導体とを備え、前記第1炭化珪素半導体層は、濃度NDのドナー不純物と濃度NAのアクセプタ不純物とを有する高濃度層を含み、NDおよびNAの和は1×10 18 cm −3 以上であり、NDおよびNAの差の絶対値は5×10 14 cm −3 以上1×10 17 cm −3 以下であって、前記第1炭化珪素半導体層が前記半導体装置のドリフト層として働くことを特徴とする。【選択図】図2
摘要翻译：在碳化硅半导体器件的漂移层的堆垛层错的抑制膨胀。一种碳化硅半导体器件包括碳化硅半导体衬底，具有第一导电类型的第一碳化硅半导体层，在第一碳化硅半导体层中的相反的导电类型与第一导电类型和第二导电类型的第二碳化硅半导体，第一碳化硅半导体层包括具有的施主杂质一受主杂质和浓度ND的浓度NA，ND和NA 1之和的高浓度层 ×是1018厘米3以上，比ND和NA之间的差的绝对值为5×1014厘米-3以上1×1017厘米-3或更小，所述第1碳化硅半导体层可以用作半导体器件的漂移层特征。 .The

10. 发明专利

JP2015228496A 半導体装置有权
标题翻译：半导体器件
公开(公告)号：JP2015228496A
公开(公告)日：2015-12-17
申请号：JP2015095385
申请日：2015-05-08
申请人：三菱電機株式会社
发明人：三浦成久 , 八田英之 , 阿部雄次 , 川原洸太朗
IPC分类号： H01L29/12 , H01L21/336 , H01L29/739 , H01L29/78
摘要：【課題】半導体装置のオン抵抗の増大を抑制しつつ、短絡時の過電流を抑制して短絡耐量を向上させる。【解決手段】MOSFETは、半導体基板1上に形成された第1導電型のドリフト層2と、ドリフト層2の表層部に形成された第2導電型のウェル領域20と、ウェル領域20内に形成され、幅の狭いソース狭窄部15を有する第1導電型のソース領域12とを備える。ドリフト層2上には、ゲート絶縁膜30を介してゲート電極35が形成される。ソース狭窄部15は、ウェル領域20におけるゲート電極35の下方の部分であるチャネル領域と、ソース領域12に接続されたソースオーミック電極40との間に、チャネル領域から離間して配設されている。【選択図】図2
摘要翻译：要解决的问题：通过抑制短路中的过电流同时抑制半导体器件的导通电阻的增加来提高半导体器件的短路能力。解决方案：MOSFET包括：第一导电类型漂移层2，形成在半导体衬底1; 形成在漂移层2的表层部的第二导电型阱区20; 以及第一导电型源极区域12，其形成在阱区域20中并且具有小的宽度的源极窄部分15。 MOSFET包括：栅极电极35，其经由栅极绝缘膜30形成在漂移层2上。源极窄部15布置在作为栅极电极35下方的阱区域20中的一部分的沟道区域和源极欧姆电极40连接到源极区域12，并且距离沟道区域一定距离。

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