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1. 发明专利

JP6589143B2 炭化珪素半導体素子およびその製造方法有权
公开(公告)号：JP6589143B2
公开(公告)日：2019-10-16
申请号：JP2016535781
申请日：2015-07-16
申请人：パナソニックIPマネジメント株式会社
发明人：大岡篤志 , 内田正雄 , 堀川信之 , 楠本修
IPC分类号： H01L29/12 , H01L21/336 , H01L29/417 , H01L21/28 , H01L29/78

2. 发明专利

JP2017201683A 半導体素子审中-公开
公开(公告)号：JP2017201683A
公开(公告)日：2017-11-09
申请号：JP2017003123
申请日：2017-01-12
申请人：パナソニックIPマネジメント株式会社
发明人：内田正雄
IPC分类号： H01L21/28 , H01L29/47 , H01L21/329 , H01L29/06 , H01L29/868 , H01L29/861 , H01L29/872
CPC分类号： H01L29/1608 , H01L21/02126 , H01L21/02167 , H01L21/02378 , H01L21/02447 , H01L29/66113 , H01L29/7313 , H01L29/872 , H01L31/02027
摘要：【課題】オン状態における抵抗の温度変化を抑制できる半導体素子を提供する。【解決手段】本開示の一態様に係る半導体素子は、第1主面及び第2主面を有する第1導電型の半導体基板と、第1主面上に配置された第1導電型の炭化珪素半導体層と、炭化珪素半導体層上に配置された第1電極と、第2主面上に配置され、半導体基板とオーミック接合を形成する第2電極とを備え、第2主面と第2電極との間の室温における接触抵抗をRc、炭化珪素半導体層の第1主面の法線方向の室温における抵抗をRdとしたとき、 0.13≦Rc/Rd を満たす。【選択図】図1

3. 发明专利

JP2020136479A 半導体素子审中-公开
公开(公告)号：JP2020136479A
公开(公告)日：2020-08-31
申请号：JP2019027639
申请日：2019-02-19
申请人：パナソニックIPマネジメント株式会社
发明人：内田正雄 , 齋藤浩一 , 長谷川貴史
IPC分类号： H01L21/329 , H01L29/861 , H01L29/868 , H01L29/06 , H01L21/283 , H01L29/872
摘要：【課題】高耐圧かつ高信頼性の半導体素子を提供する。【解決手段】半導体素子は、主面を有する半導体基板と、前記半導体基板の前記主面上に配置された炭化珪素半導体層と、前記炭化珪素半導体層内に配置された終端領域と、前記終端領域の一部を覆う絶縁膜と、前記炭化珪素半導体層上に配置された電極と、前記終端領域の他の部分上に配置され、前記電極を囲むシールリングと、前記絶縁膜の少なくとも一部および前記シールリングの少なくとも一部を覆うパッシベーション膜と、を備え、前記炭化珪素半導体層の辺部における、前記シールリングの外周端部から前記パッシベーション膜の外周端部までの距離をL2とし、角部における、前記シールリングの外周端部から前記パッシベーション膜の外周端部までの距離をL1とし、前記角部における、前記パッシベーション膜の外周端部の曲率半径をR1とすると、L1>L2かつ、R1≧L2を満たす。【選択図】図3

4. 发明专利

JP2017069551A 半導体素子审中-公开
公开(公告)号：JP2017069551A
公开(公告)日：2017-04-06
申请号：JP2016176251
申请日：2016-09-09
申请人：パナソニックIPマネジメント株式会社
发明人：内田正雄 , 堀川信之
IPC分类号： H01L29/78 , H01L29/12 , H01L21/76 , H01L27/04
CPC分类号： H01L27/0629 , H01L21/8213 , H01L27/0605 , H01L27/0727 , H01L29/1608 , H01L29/7827
摘要：【課題】電界効果トランジスタとユニポーラダイオードとを同一素子内に含み、小型化及び大電流化の可能な半導体素子を提供する。【解決手段】第1炭化珪素半導体層と、ソースパッド51及びソース配線52を含むソースと、ゲートパッド及びゲート配線42を含むゲートと、第1素子領域に配置された複数の第1ユニットセル100と、第2素子領域に配置された複数の第2ユニットセル200とを備える。第1素子領域101と第2素子領域102とは、ゲート配線を介して隣接し、複数の第1及び複数の第2ユニットセルの少なくとも一部は、ソースパッドまたはソース配線の下方に位置する。第1素子領域には、複数の第1ユニットセルの各々のゲート電極を含む第1電極21が配置され、第2素子領域には、複数の第2ユニットセルの各々のゲート電極18を含む第2電極22が配置され、第1電極と第2電極とはゲート配線の下方で分離される。【選択図】図5A

5. 发明专利

JP2016208016A 半導体素子およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：JP2016208016A
公开(公告)日：2016-12-08
申请号：JP2016059482
申请日：2016-03-24
申请人：パナソニックIPマネジメント株式会社
发明人：内田正雄 , 齋藤浩一 , 若山貴行 , 林将志 , 國里竜也
IPC分类号： H01L29/47 , H01L21/28 , H01L29/06 , H01L29/861 , H01L29/868 , H01L21/329 , H01L29/872
CPC分类号： H01L29/872 , H01L29/1608 , H01L29/6606 , H01L29/0619 , H01L29/0692 , H01L29/36 , H01L29/402
摘要：【課題】高耐圧化を実現可能な半導体素子を提供する。【解決手段】本開示の一態様に係る半導体素子は、第1導電型の半導体基板101の主面上に配置された第1導電型の炭化珪素半導体層102と、炭化珪素半導体層内に配置された第2導電型の終端領域151と、炭化珪素半導体層とショットキー接合を形成する第1電極159とを備え、終端領域151は、半導体基板の主面の法線方向から見て炭化珪素半導体層表面の一部を囲むように配置されており、第1電極159は、炭化珪素半導体層と接する面を有し、第1電極は、炭化珪素半導体層と接する面の縁部において、終端領域と接し、終端領域は、炭化珪素半導体層の表面に接する第2導電型の高濃度領域121と、高濃度領域の不純物濃度よりも低い濃度で第2導電型の不純物を含み、高濃度領域より下方に位置する第2導電型の低濃度領域122とを含んでいる。【選択図】図1
摘要翻译：一种半导体装置，能够实现高的击穿电压的。根据A公开的实施例的半导体器件包括设置在第一导电类型的半导体衬底101的主表面上的第一导电型碳化硅半导体层102，设置在碳化硅半导体层上在终端区151的第二导电类型，以及第一电极159，以形成从所述半导体基板的主面的法线方向观察时，所述肖特基结的碳化硅半导体层，所述终止区151中，碳化硅被设置成围绕半导体层表面的一部分，第一电极159具有与碳化硅半导体层接触的表面，所述第一电极是在表面的与所述碳化硅半导体层，终止接触边缘区域，并与中，终止区域包括与所述碳化硅半导体层，在比所述高浓度区的杂质浓度低的浓度的第二导电型杂质，高浓度区域的表面接触的第二导电型高浓度区121接触和低浓度区域位于多个向下的第二导电类型的122。点域1

6. 发明专利

JP6021032B2 半導体素子およびその製造方法有权
标题翻译：半导体器件及其制造方法
公开(公告)号：JP6021032B2
公开(公告)日：2016-11-02
申请号：JP2015096524
申请日：2015-05-11
申请人：パナソニックIPマネジメント株式会社
发明人：内田正雄 , 楠本修 , 堀川信之
IPC分类号： H01L29/78 , H01L29/12 , H01L29/06 , H01L29/47 , H01L29/872 , H01L27/04
CPC分类号： H01L29/0619 , H01L21/8213 , H01L27/0207 , H01L27/0605 , H01L27/0727 , H01L29/7806 , H01L29/872 , H01L29/1608 , H01L29/36

7. 发明专利

JP2016006854A 半導体素子およびその製造方法有权
标题翻译：半导体元件及其制造方法
公开(公告)号：JP2016006854A
公开(公告)日：2016-01-14
申请号：JP2015096524
申请日：2015-05-11
申请人：パナソニックIPマネジメント株式会社
发明人：内田正雄 , 楠本修 , 堀川信之
IPC分类号： H01L29/78 , H01L29/12 , H01L29/06 , H01L29/872 , H01L29/861 , H01L29/868 , H01L29/47 , H01L29/417 , H01L29/423 , H01L29/49 , H01L27/04
CPC分类号： H01L29/0619 , H01L21/8213 , H01L27/0207 , H01L27/0605 , H01L27/0727 , H01L29/7806 , H01L29/872 , H01L29/1608 , H01L29/36
摘要：【課題】MISFETとSBDとを同一素子内に含み、かつ高耐圧化および大電流化を実現可能な半導体素子を提供する。【解決手段】本開示の一態様に係る半導体素子100は、第1導電型の基板101の表面上に位置する第1導電型の第1炭化珪素半導体層102と、複数のトランジスタセル100uを含むトランジスタ領域100Tと、ショットキー領域100Sと、境界領域100Gとを有し、境界領域100Gは、第2ボディ領域103dと、その上に絶縁膜を介して配置され、かつゲート電極108と電気的に接続されたゲート接続部108gとを備え、ショットキー領域100Sは、第1炭化珪素半導体層102上に配置されたショットキー電極151を備える。【選択図】図3
摘要翻译：要解决的问题：提供一种能够实现高击穿电压和大电流的同一元件中的MISFET和SBD的半导体元件。解决方案：半导体元件100包括：第一导电性的第一碳化硅半导体层102 其位于第一导电类型基板101的表面上方; 包括多个晶体管单元100u的晶体管区域100T; 肖特基地区100S; 和边界区域100G。边界区域100G设置在由绝缘体膜插入的第二主体区域103d上，并且包括电连接到栅极电极108的栅极连接部分108g。肖特基区域100S包括布置在第一硅上的肖特基电极151 碳化物半导体层102。

8. 发明专利

JP2021118218A 半導体素子审中-公开
公开(公告)号：JP2021118218A
公开(公告)日：2021-08-10
申请号：JP2020009029
申请日：2020-01-23
申请人：パナソニックIPマネジメント株式会社
发明人：内田正雄 , 齋藤浩一 , 長谷川貴史 , 若山貴行
IPC分类号： H01L21/329 , H01L29/06 , H01L29/78 , H01L29/12 , H01L29/41 , H01L29/47 , H01L29/417 , H01L29/872
摘要：【課題】高耐圧で高信頼性の半導体素子を提供する。【解決手段】半導体素子1000は、第1導電型の半導体層102と、活性領域を囲む第2導電型の第1不純物領域151と、複数の第2導電型のリング152bと、第1不純物領域の一部及び複数のリングを覆い、第1不純物領域の一部上に第1開口部111pを有する第1絶縁膜111と、第1電極1120と、第1絶縁膜上に活性領域を囲むように配置され、第1絶縁膜よりも高い耐湿性を有する第2絶縁膜114と、第1電極の一部及び第2絶縁膜を覆う第3絶縁膜115と、第2電極1130とを備える。第2絶縁膜は、第1絶縁膜に接する第1の面114Sを有し、第1の面は活性領域を囲み、内周縁114aは、第1不純物領域の外周縁よりも内側に位置し、外周縁114bは、複数のリングのうち最も内側に位置するリングと最も外側に位置するリングとの間に位置し、第2絶縁膜は第1電極の上面に接触していない。【選択図】図2

9. 发明专利

JP6719090B2 半導体素子有权
公开(公告)号：JP6719090B2
公开(公告)日：2020-07-08
申请号：JP2016245590
申请日：2016-12-19
申请人：パナソニックIPマネジメント株式会社
发明人：内田正雄
IPC分类号： H01L29/872 , H01L29/12 , H01L29/78 , H01L29/06 , H01L29/417 , H01L21/28 , H01L29/47

10. 发明专利

JP2018101662A 半導体素子审中-公开
公开(公告)号：JP2018101662A
公开(公告)日：2018-06-28
申请号：JP2016245590
申请日：2016-12-19
申请人：パナソニックIPマネジメント株式会社
发明人：内田正雄
IPC分类号： H01L29/872 , H01L29/12 , H01L29/78 , H01L29/06 , H01L29/417 , H01L21/28 , H01L29/47
CPC分类号： H01L23/3171 , H01L23/3192 , H01L23/562 , H01L29/0623 , H01L29/063 , H01L29/1608 , H01L29/7395 , H01L29/7802 , H01L29/872
摘要：【課題】高い信頼性を有し得る半導体素子を提供する。【解決手段】半導体素子1000は、所定の素子領域を有する半導体102と、素子領域の端部において、半導体102に配置された電界緩和構造と、半導体102の上に配置され、かつ、半導体の法線方向から見たとき、電界緩和構造の内側に位置する、少なくとも1つの表面電極112と、電界緩和構造と少なくとも1つの表面電極112の周縁部とを覆い、かつ、少なくとも1つの表面電極112上に開口部を有する保護層114と、少なくとも1つの表面電極112上において、開口部114pの内側に、保護層114と離間して配置された絶縁層115とを備え、半導体102の法線方向から見たとき、絶縁層115は、少なくとも1つの表面電極112の一部の領域112aを包囲するように配置されている。【選択図】図2A

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