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1. 发明专利

JP2017092578A フージ代数の原則に基づく多値ＮＯＴ二段接続手段、フージ代数の原則に基づく多値ＮＯＴ・ＥＶＥＮ二段接続手段、フージ代数の原則に基づく多値ＥＶＥＮ二段接続手段、フージ代数の原則に基づく多値ＥＶＥＮ・ＮＯＴ二段接続手段、フージ代数の原則に基づく多値論理完全回路、多値バッファー回路、及び、多値用数値判別回路审中-公开
公开(公告)号：JP2017092578A
公开(公告)日：2017-05-25
申请号：JP2015217166
申请日：2015-11-04
申请人：鈴木利康 , Toshiyasu Suzuki , 利康鈴木
发明人： SUZUKI TOSHIYASU
IPC分类号： H03K19/20
摘要：【課題】数値判別回路の入力信号電位が判別すべき電位になるのを遅らせるオーバーシュート等の減衰振動の抑制。その発生原因はその入力静電容量Cと「この回路と前段回路をつなぐ信号線の浮遊インダクタンスL」の共振動作に有る。その入力信号電位をその最高と最低の各電源電位にダイオードで1つずつクランプできるが、多値回路では中間電源電位が少なくとも1つ有る為、各中間電源電位に対してそのクランプ手法を採れない。【解決手段】その入力部に双方向性ボルテージ・フォロワーとしてダイヤモンド回路を接続し、上記Cの充放電電流の大部分を上記Lに通さず各コレクタにバイパス。そのLを流れる共振電流分が小さくなり、VL=L・di/dtからその共振電圧分もその減衰振動電圧分も小さくなる為、その入力減衰振動電位が各数値判別しきい値範囲内に収束するまでの時間が短くなり、従来より早く本来の判別すべき数値を判別して出力可能になる。【選択図】図84

2. 发明专利

JP2014135709A Multivalued logic means with synchronization latching function 有权
标题翻译：具有同步锁定功能的多种逻辑手段
公开(公告)号：JP2014135709A
公开(公告)日：2014-07-24
申请号：JP2013019033
申请日：2013-02-04
申请人： Toshiyasu Suzuki , 利康鈴木
发明人： SUZUKI TOSHIYASU
IPC分类号： H03K19/20
摘要： PROBLEM TO BE SOLVED: To provide multivalued logic means with a synchronization latching function.SOLUTION: A multivalued logic circuit achieving Hooji algebra is configured by: numerical value discrimination means consisting of transistors 1, 2, and 17 and resistors 20 and 21; on/off drive means operating on the basis of a discrimination result signal of the numerical value discrimination means, and consisting of transistors 22-25; and bi-directional pull-switching means consisting of on/off-driven transistors 3 and 5. With respect to a signal communicated between the numerical value discrimination means and the on/off drive means, a D-type flip-flop 127 operating on the basis of a synchronization signal supplied by synchronization signal supply means consisting of synchronization signal generation means 60, a transistor 61, and resistors 26 and 28, is inserted or connected as binary synchronization type flip-flop means.
摘要翻译：要解决的问题：提供具有同步锁存功能的多值逻辑装置。解决方案：实现Hooji代数的多值逻辑电路由以下组成：由晶体管1,2和17以及电阻器20和21组成的数值鉴别装置; 开/关驱动装置根据数值鉴别装置的鉴别结果信号进行工作，并由晶体管22-25组成; 以及由导通/截止驱动晶体管3和5组成的双向拉取开关装置。对于在数值鉴别装置和导通/截止驱动装置之间传送的信号，D型触发器127在由同步信号产生装置60，晶体管61和电阻26和28组成的同步信号提供装置提供的同步信号的基础被插入或连接为二进制同步型触发器装置。

3. 发明专利

JP2011229069A Multi-value hazard erasure circuit 审中-公开
标题翻译：多重危险电路
公开(公告)号：JP2011229069A
公开(公告)日：2011-11-10
申请号：JP2010098893
申请日：2010-04-22
申请人： Toshiyasu Suzuki , 利康鈴木
发明人： SUZUKI TOSHIYASU
IPC分类号： H03K19/20
摘要： PROBLEM TO BE SOLVED: To erase a multi-value hazard in a digital signal.SOLUTION: A multi-value logical circuit includes: numerical value determination means constituted by transistors 1, 2, 17 and resistors 20, 21; on/off driving means which is operated based on an output signal of the numerical value determination means and constituted by transistors 22 through 25; and bidirectional pull-switching means which is on/off-driven by the on/off driving means and constituted by transistors 3, 5. A multi-value signal is changed into a binary signal and simultaneously the multi-value hazard is changed into a binary hazard by a combination between the multi-value logical circuit and a pull-down resistor 26. A D-type flip-flop 27 controlled by a clock signal erases the binary hazard in the binary signal.
摘要翻译：要解决的问题：消除数字信号中的多值危险。解决方案：多值逻辑电路包括：由晶体管1,27和电阻器20,21构成的数值确定装置; 开/关驱动装置，其基于数值确定装置的输出信号操作并由晶体管22至25构成; 以及由导通/截止驱动装置导通/截止并由晶体管3,5构成的双向拉动开关装置。多值信号变为二进制信号，同时将多值危险变为通过多值逻辑电路和下拉电阻26之间的组合的二进制危险。由时钟信号控制的D型触发器27擦除二进制信号中的二进制危险。版权所有（C）2012，JPO＆INPIT

4. 发明专利

JP4809727B2 Method of driving a simple matrix color liquid crystal display device 有权
公开(公告)号：JP4809727B2
公开(公告)日：2011-11-09
申请号：JP2006206640
申请日：2006-07-28
申请人：康鈴木
发明人：一光大貫 , 賢一広瀬 , 康鈴木
IPC分类号： G02F1/133 , G09G3/20 , G09G3/34 , G09G3/36

5. 发明专利

JP4800706B2 Multi-level decoding means, the multi-level memory circuit, and, multi-level information processing means 有权
公开(公告)号：JP4800706B2
公开(公告)日：2011-10-26
申请号：JP2005241824
申请日：2005-07-27
申请人：利康鈴木
发明人：利康鈴木
IPC分类号： G11C11/413 , G11C16/06 , H03K19/20

6. 发明专利

JP2011103124A Information processing means having unauthorized intruding operation blocking function 审中-公开
标题翻译：具有未经授权的操作阻塞功能的信息处理手段
公开(公告)号：JP2011103124A
公开(公告)日：2011-05-26
申请号：JP2010250362
申请日：2010-11-09
申请人： Toshiyasu Suzuki , 利康鈴木
发明人： SUZUKI TOSHIYASU
IPC分类号： G06F21/20 , G06F21/22
摘要： PROBLEM TO BE SOLVED: To provide a means for blocking unauthorized intruding operation (cyberterrorism, cybercrime) by an illegal command (instruction) or illegal program hidden in data or information (e.g., e-mail) regardless of variations of modi operandi, mutation or enhancing of computer virus or the like, security hole, or the like. SOLUTION: External "data or information" and external "program or command" are input from different inlets. A filter through which the latter cannot pass is set at the inlet of the former. A multivalue technique or the like is used therefor, and an information processing means 1, for example, executes "a program composed of one or more [instructions expressed by "three values corresponding to potentials V0-V2 in 1:1 respectively" as to be discriminable from a binary expression]" or the like, and processes "data or information expressed by [two values corresponding to the potentials of V0-V1 in 1:1]". When the external data or the like is input, a clamp diode 2 clamps the potential of an input/output line 3 at potential v1, and removes the part other than two values of the external data or the like to render the data harmless. COPYRIGHT: (C)2011,JPO&INPIT
摘要翻译：要解决的问题：提供一种通过非法指令（指令）或隐藏在数据或信息（例如电子邮件）中的非法程序来阻止未经授权的入侵操作（网络恐怖主义，网络犯罪）的手段，而不管操作人员的变化如何，计算机病毒等的突变或增强，安全漏洞等。
解决方案：外部“数据或信息”和外部“程序或命令”从不同的入口输入。后者不能通过的过滤器设置在前者的入口处。使用多值技术等，信息处理装置1例如执行“由分别以1：1的与电位V0-V2对应的三个值表示的一个或多个[指令表示的程序”，关于可以区分二进制表达式“等，并且处理”由[以1：1的V0-V1的电位对应的两个值]表示的数据或信息。当输入外部数据等时，钳位二极管2将电压V1的输入输出线3的电位钳位，除去外部数据等的两个以外的部分，使数据无害化。版权所有（C）2011，JPO＆INPIT

7. 发明专利

JP4643297B2 Multiple-valued logic circuit and the multi-level specific value logic circuit 有权
公开(公告)号：JP4643297B2
公开(公告)日：2011-03-02
申请号：JP2005033620
申请日：2005-01-12
申请人：利康鈴木
发明人：利康鈴木
IPC分类号： H03K19/20

8. 发明专利

JP2007035233A6 JP2007035233A6 - Multilevel decoding unit, multi-level memory circuit, multi-level information processing means, the multi-level three-state buffer means, the multi-level multiplexer means and multilevel demultiplexer means 有权
公开(公告)号：JP2007035233A6
公开(公告)日：2007-02-08
申请号：JP2005241824A
申请日：2005-07-27
申请人：利康鈴木
发明人：利康鈴木
摘要：【課題】第１は構成簡単、少部品点数で今まで無い多値デコーディング手段の提供。用途：デコード、コード変換、各種アドレス・デコード、非ノイマン型情報処理へ応用等。
【解決手段】例えば３進法２桁で、電位がｖ０、ｖ１、ｖ２と順々に高くなる電源線Ｖ０〜Ｖ２が有り、ｖ０〜ｖ２の各電位が順々に０、１、２の各数値に対応する。１桁目Ｆｌｉｎの入力信号の数値が、電位ｖ０を基準にしたプラス側しきい値電位に基づき数値０に該当するかどうか、電位ｖ１を基準にしたプラス側とマイナス側の両しきい値電位に基づき数値１に該当するかどうか、電位ｖ２を基準にしたマイナス側しきい値電位に基づき数値２に該当するかどうかを識別し、電位ｖ０を基準にした各信号に変換する。２桁目Ｆ２ｉｎの入力信号の数値も同様に識別し、変換する。変換信号の組合せ９組を２電源線Ｖ１・Ｖ０間の２値ＡＮＤ回路９個で０〜８の各数値に該当するかどうか判断する。
【選択図】図９

9. 发明专利

JPWO2004087911A1 １個の抗原特異的Ｂリンパ球を用いた抗原特異的抗体産生ハイブリドーマの作製方法及びモノクローナル抗体の製造方法有权
公开(公告)号：JPWO2004087911A1
公开(公告)日：2006-07-06
申请号：JP2005504201
申请日：2004-03-26
申请人：財団法人富山県新世紀産業機構 , 篤村口 , 篤村口 , 裕幸岸 , 裕幸岸 , 民谷栄一 , 栄一民谷 , 鈴木正康 , 正康鈴木
发明人：篤村口 , 篤村口 , 裕幸岸 , 裕幸岸 , 喜八郎東保 , 喜八郎東保 , 実上野 , 実上野 , 博吉中里 , 博吉中里 , 民谷　栄一 , 栄一民谷 , 鈴木　正康 , 正康鈴木
IPC分类号： C12N5/10 , C07K16/00 , C12N5/16 , C12N15/02 , C12N15/08 , C12P21/08
CPC分类号： C07K16/00 , C12N5/163
摘要： 1個の抗原特異的Bリンパ球を用いた抗原特異的抗体産生ハイブリドーマの作製方法及びモノクローナル抗体の製造方法を提供する。抗原特異的抗体産生ハイブリドーマの作製方法は、ある抗原に特異的に反応するBリンパ球(抗原特異的Bリンパ球)を1個選択し、選択した抗原特異的Bリンパ球を培養し、培養により増殖した抗原特異的Bリンパ球をミエローマ細胞と融合させハイブリドーマを作製することを含む。この方法により作製されたハイブリドーマを用いて、モノクローナル抗体を製造する。

10. 发明专利

JP2005236985A Multivalued logic circuit and multivalued specific value logic circuit 有权
标题翻译：多功能逻辑电路和多功能特殊值逻辑电路
公开(公告)号：JP2005236985A
公开(公告)日：2005-09-02
申请号：JP2005033620
申请日：2005-01-12
申请人： Toshiyasu Suzuki , 利康鈴木
发明人： SUZUKI TOSHIYASU
IPC分类号： H03K19/20
摘要： PROBLEM TO BE SOLVED: To propose novel algebra of an n-ary number (logics of an n-ary number) by adding features, such as freely released development function, an output opening function, a small number components, a small ON-voltage output, noise resistance, switching loss/power loss reduction, a transient power source short-circuiting prevention function and malfunction reduction. SOLUTION: There are power lines V0-V(n-1) of which potentials increase in this order, when a predetermined number is (n) (≥3), and "a bidirectional switch connecting 'back gates and sources' of two NMOSs and gates with each other between "a power line Vm corresponding to a specific value (m)" and an output terminal Out" is connected. Between a power line V(m+1) and a power line V(m-1), a discrimination section (a connector of transistors 1, 2, 17 and a resistor 19) is provided for discriminating whether the potential of an input terminal In is "between both plus and minus threshold potentials with a potential of a power line Vm as a criterion", and the bidirectional switch is on-driven, if the potential of the input terminal In is between both the threshold potentials, and is driven off if not. COPYRIGHT: (C)2005,JPO&NCIPI
摘要翻译：要解决的问题：通过添加诸如自由发布的开发功能，输出打开功能，少量组件，小数量组件等的特征来提出n元数（n-ary数的逻辑）的新代数接通电压输出，噪声电阻，开关损耗/功率损耗降低，瞬态电源短路防止功能和故障降低。
解决方案：当预定数量为（n）（≥3）时，有电压增加的电源线V0-V（n-1），“连接”后门和源极的双向开关“ 在“与特定值（m）对应的电力线Vm”和输出端子Out“之间相互连接的两个NMOS和栅极彼此连接。在电力线V（m + 1）和电力线V（m-1）之间，设置有鉴别部分（晶体管1,27和电阻器19的连接器），用于鉴别输入端子 In是“电源线Vm的电位作为标准的正负电位之间”，如果输入端子In的电位在两个阈值电位之间，并且被驱动，双向开关被驱动如果没有的话。版权所有（C）2005，JPO＆NCIPI

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