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71. 发明专利

JP2007502434A Testing machine architecture for testing a semiconductor integrated circuit 审中-公开
公开(公告)号：JP2007502434A
公开(公告)日：2007-02-08
申请号：JP2006533303
申请日：2004-05-21
申请人：テセダコーポレーション
发明人：ペーターエイチ．デッカー , ホルストローランドニーハウス , アジトエム．リメイ
IPC分类号： G01R31/28 , G01R1/073 , G01R31/3185 , H01L21/66
CPC分类号： G01R31/318594 , G01R31/318552 , G01R31/318558
摘要：モジュール式試験機アーキテクチャ（100）により、エンド・ユーザがスキャン・チェーン・モジュールおよびクロック・ドライバ・モジュールを組み合わせることができる。各モジュールは、同期バス（118）を介して相互接続され、それによって試験モジュール同士が互いに同期するのが可能であり、したがって、各モジュールは、試験全体におけるそのモジュールの部分を、他のモジュールによって行われる試験に対して適切な時間に実行することができる。このモジュールには、BISTドライバ・モジュール、データ取得モジュール（208）、ネットワーク化インターフェース・モジュール（202）、コントローラ・モジュール（204）、電流測定モジュール（210）、およびDCパラメトリクス・モジュールを含めることができる。

72. 发明专利

JP2007017236A Semiconductor integrated circuit, and test method of semiconductor integrated circuit 有权
标题翻译：半导体集成电路及半导体集成电路测试方法
公开(公告)号：JP2007017236A
公开(公告)日：2007-01-25
申请号：JP2005197888
申请日：2005-07-06
申请人： Toshiba Corp , 株式会社東芝
发明人： URATA KOJI , ONOZAKI YASUTOMO
IPC分类号： G01R31/28
CPC分类号： G01R31/318594 , G01R31/318552
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit capable of performing an at-speed test of a system logic circuit around a RAM.
SOLUTION: The semiconductor integrated circuit comprises a memory BIST circuit 4 for writing a test pattern for memory into a random access memory after clearing a failure test of a random access memory RAM, a scan chain 11 for performing shift-in of a test pattern for logic generated by automatic pattern generation on the condition that the test pattern for memory is read out without being rewritten, and a combination logic circuit 6 capable of constituting a system logic circuit 2 with the scan chain. The random access memory RAM outputs a read data signal d2 read out of the test pattern for memory in response to a read command signal d1 arising from the test pattern for logic and passing through the combination logic circuit, a test result arising from the read data signal and passing through the combination logic circuit 6 is input into the scan chain 11, and the scan chain shifts out the test result.
COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：提供能够对RAM周围的系统逻辑电路进行速度测试的半导体集成电路。解决方案：半导体集成电路包括用于在清除随机存取存储器RAM的故障测试之后将用于存储器的测试图案写入随机存取存储器的存储器BIST电路4，用于执行随机存取存储器RAM的故障测试的扫描链11 在不改写存储器的测试图案的情况下，通过自动模式生成产生的逻辑的测试模式，以及能够与扫描链构成系统逻辑电路2的组合逻辑电路6。随机访问存储器RAM响应于从用于逻辑的测试模式产生的读取命令信号d1并通过组合逻辑电路输出从测试图案读出的读取数据信号d2，读取数据产生的测试结果信号并通过组合逻辑电路6被输入到扫描链11中，并且扫描链移出测试结果。版权所有（C）2007，JPO＆INPIT

73. 发明专利

JP2006258694A Method for resolving hold error of scan chain 有权
标题翻译：解决扫描链错误的方法
公开(公告)号：JP2006258694A
公开(公告)日：2006-09-28
申请号：JP2005078856
申请日：2005-03-18
申请人： Fujitsu Ltd , 富士通株式会社
发明人： SAKUMA SHOJI , FUKAZAWA SHINJI
IPC分类号： G01R31/28
CPC分类号： G01R31/318594
摘要： PROBLEM TO BE SOLVED: To provide a method for resolving hold errors of a scan chain for resolving hold errors in a data-holding circuit, suppresses the number of buffer circuits inserted between each data-holding circuit, to reduce processing time required for correction processing of the hold errors.
SOLUTION: The hold error resolving method for the scan chain resolves the hold errors of the scan chain connecting a plurality of data holding circuits 1a-1f. In the method, each data-holding circuit is reordered so as to utilize wiring connected between the data-holding circuits as the delay elements for resolving the hold errors of the scan chain.
COPYRIGHT: (C)2006,JPO&NCIPI
摘要翻译：要解决的问题：提供一种解决用于解决数据保持电路中的保持误差的扫描链的保持误差的方法，抑制插入在每个数据保持电路之间的缓冲电路的数量，以减少所需的处理时间用于校正处理保持误差。解决方案：扫描链的保持误差分解方法解决连接多个数据保持电路1a-1f的扫描链的保持误差。在该方法中，每个数据保持电路被重新排序，以利用连接在数据保持电路之间的布线作为用于解决扫描链的保持错误的延迟元件。版权所有（C）2006，JPO＆NCIPI

74. 发明专利

JP2006145307A Scan test circuit 审中-公开
标题翻译：扫描测试电路
公开(公告)号：JP2006145307A
公开(公告)日：2006-06-08
申请号：JP2004333913
申请日：2004-11-18
申请人： Sanyo Electric Co Ltd , 三洋電機株式会社
发明人： KOISHIKAWA SATORU , WATANABE TADASHI
IPC分类号： G01R31/28 , G06F11/22 , H01L21/822 , H01L27/04
CPC分类号： G01R31/318544 , G01R31/318594
摘要： PROBLEM TO BE SOLVED: To reduce a test cost by curtailing time required for a scan test with respect to a scan test circuit. SOLUTION: As to this scan test circuit, the cycle of a clock in shift operation is made shorter than the cycle of the clock in capture operation. For example, the cycle of the clock in the shift operation is set at 20 nano-seconds while the cycle of the clock in the capture operation is set at 100 nano-seconds. The clock is supplied from an LSI tester outside an LSI via a clock terminal CLK and the cycle of the clock can be changed over in synchronization with the change of a scan enabling signal SCANEN on the LSI tester side. Time occupied by the shift operation is shortened to make it possible to shorten the time required for the scan test. COPYRIGHT: (C)2006,JPO&NCIPI
摘要翻译：要解决的问题：通过缩短扫描测试电路所需的时间来降低测试成本。
解决方案：对于该扫描测试电路，移位操作中的时钟周期短于捕获操作中的时钟周期。例如，将移位操作中的时钟周期设定为20纳秒，而捕捉操作中的时钟周期设定为100纳秒。该时钟通过时钟端子CLK从LSI外部的LSI测试仪提供，并且可以与LSI测试仪侧的扫描使能信号SCANEN的改变同步地切换时钟周期。通过换档操作占用的时间缩短，可以缩短扫描测试所需的时间。版权所有（C）2006，JPO＆NCIPI

75. 发明专利

JP2006058242A Integrated circuit 审中-公开
标题翻译：集成电路
公开(公告)号：JP2006058242A
公开(公告)日：2006-03-02
申请号：JP2004242779
申请日：2004-08-23
申请人： Nec Electronics Corp , Necエレクトロニクス株式会社
发明人： TERAI HIROAKI
IPC分类号： G01R31/28 , G11C29/02 , G11C29/12 , H01L21/822 , H01L27/04
CPC分类号： G01R31/318594
摘要： PROBLEM TO BE SOLVED: To provide an integrated circuit capable of testing efficiently a memory block, in an actually operated clock frequency, in a short time. SOLUTION: This integrated circuit 1 has the memory block 10 having a RAM macro 2, the first and second scanning circuits 7, 8 having a plurality of scanning flip-flops (FF), and a serial access memory BIST circuit 3. The scanning circuit 7 has an input-side scanning FF group 9A, capable of inputting and outputting a data to/from the memory block 10, and the scanning circuit 8 has an output-side scanning FF group 9B, capable of receiving the data from the memory block 10. A normal scan test is carried out in the first test mode, and a BIST signal is output serially, from the serial access memory BIST circuit 3 in the second test mode. A selector 4 selects the BIST signal to be output to the input-side scanning FF group 9A and conducts test for the memory block 10. COPYRIGHT: (C)2006,JPO&NCIPI
摘要翻译：要解决的问题：提供能够在短时间内以实际操作的时钟频率高效地测试存储块的集成电路。解决方案：该集成电路1具有具有RAM宏2的存储块10，具有多个扫描触发器（FF）的第一和第二扫描电路7,8以及串行存取存储器BIST电路3。扫描电路7具有输入侧扫描FF组9A，能够向/从存储块10输入和输出数据，扫描电路8具有输出侧扫描FF组9B，能够从存储块10.在第一测试模式下执行正常扫描测试，并且在第二测试模式中从串行存取存储器BIST电路3串行地输出BIST信号。选择器4选择要输出到输入侧扫描FF组9A的BIST信号，并对存储块10进行测试。版权所有：（C）2006，JPO＆NCIPI

76. 发明专利

JP2006058152A Testing method for semiconductor device and testing circuit of semiconductor device 审中-公开
标题翻译：半导体器件的测试方法和半导体器件的测试电路
公开(公告)号：JP2006058152A
公开(公告)日：2006-03-02
申请号：JP2004240873
申请日：2004-08-20
申请人： Toshiba Corp , 株式会社東芝
发明人： OKADA KOHEI , MORI JUNJI
IPC分类号： G01R31/28 , G06F11/22 , H01L21/822 , H01L27/04
CPC分类号： G01R31/318594
摘要： PROBLEM TO BE SOLVED: To reduce a circuit area by reducing the number of circuits added for executing scan tests. SOLUTION: The testing method for a semiconductor device 1 utilizes a test target circuit 2 and a non-test target circuit 3 and also a plurality of holding circuits FF. Each of the holding circuits FF fetches and holds data based on a clock. The semiconductor circuit 1 contains a plurality of first scan chains 5A constituted by connecting the holding circuits FF in the test target circuit 2 in serial and a plurality of second scan chains 5B constituted by connecting the holding circuits FF in the non-test target circuit 3. The testing method includes a step for giving testing data to the first and the second scan chains 5A and 5B and a step for inputting the clock in the first scan chain 5A and not inputting the clock in the second scan chain 5B. COPYRIGHT: (C)2006,JPO&NCIPI
摘要翻译：要解决的问题：通过减少执行扫描测试所添加的电路数来减少电路面积。解决方案：半导体器件1的测试方法利用测试目标电路2和非测试对象电路3以及多个保持电路FF。每个保持电路FF基于时钟取出和保存数据。半导体电路1包含多个第一扫描链5A，其通过将测试对象电路2中的保持电路FF串联连接而构成，以及通过将非测试对象电路3中的保持电路FF连接而构成的多个第二扫描链5B 测试方法包括向第一和第二扫描链5A和5B提供测试数据的步骤以及用于在第一扫描链5A中输入时钟并且不在第二扫描链5B中输入时钟的步骤。版权所有（C）2006，JPO＆NCIPI

77. 发明专利

JP2005017207A Transparent latch circuit 有权
标题翻译：透明锁扣电路
公开(公告)号：JP2005017207A
公开(公告)日：2005-01-20
申请号：JP2003185054
申请日：2003-06-27
申请人： Internatl Business Mach Corp , インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation
发明人： UEDA MAKOTO
IPC分类号： G01R31/28 , G01R31/3185 , H03K3/037
CPC分类号： G01R31/318594 , G01R31/318541
摘要： PROBLEM TO BE SOLVED: To provide a transparent latch circuit capable of scan testing with a GSD.
SOLUTION: In the transparent latch circuit 10, the test signal TE is low level at the regular operation. The latch stop circuit 5 outputs ϕG5 of H level, therefore, the slave latch circuit 3 passes through the received signal ϕM, a master latch circuit 2 works as a latch circuit corresponding to a signal ϕIV4 output from the inverter 4. At the scan test time, the scan test signal TE becomes H level. At this time, the latch stop circuit 5 outputs the ϕG5 as the complementary signal of the signal ϕIV4. The master latch circuit 2 and the slave latch circuit 3 work as the latch circuits mutually responding to the complementary signals, and whole of the transparent latch circuit 10 works as a flip flop circuit.
COPYRIGHT: (C)2005,JPO&NCIPI
摘要翻译：要解决的问题：提供能够使用GSD进行扫描测试的透明锁存电路。解决方案：在透明锁存电路10中，测试信号TE在正常操作时为低电平。锁存停止电路5输出H电平的φG5，因此从锁存电路3通过接收信号φM，主锁存电路2作为与从逆变器4输出的信号φIV4相对应的锁存电路。在扫描测试时间，扫描测试信号TE变为H电平。此时，锁存停止电路5输出作为信号φIV4的互补信号的φG5。主锁存电路2和从锁存电路3用作互补信号相互响应的锁存电路，整个透明锁存电路10用作触发电路。版权所有（C）2005，JPO＆NCIPI

79. 发明专利

JP2016536583A 事象検出能力を有する自動試験システム有权
标题翻译：有一个事件检测性能自动测试系统
公开(公告)号：JP2016536583A
公开(公告)日：2016-11-24
申请号：JP2016525055
申请日：2014-10-23
申请人：テラダイン、インコーポレイテッド , テラダイン、インコーポレイテッド
发明人：ロナルドエイ．サルチェフ、 , ロナルドエイ．サルチェフ、 , エドワードジェイ．セン、 , エドワードジェイ．セン、 , マークルーベンハトナー、 , マークルーベンハトナー、
IPC分类号： G01R31/28
CPC分类号： G01R31/31922 , G01R31/31703 , G01R31/31722 , G01R31/31727 , G01R31/318594 , G01R31/31917 , G01R31/31928 , G01R31/31932 , H04L1/242 , H04L27/0008 , H04L27/2053 , H04L27/22 , H04L27/38
摘要：半導体デバイスを試験するための自動試験システムにおいて実施され得る試験技術。この試験技術は、波形内のエッジなどの信号遷移とその事象のタイミングとの高速検出を可能にし得る。迅速かつ柔軟にプログラムされ得るデジタル機器内の回路が試験技術を少なくとも部分的に実現し得る。その回路は、試験パラメータにより簡単にプログラムされ得、したがってこの技術を適用すると、より速い試験開発およびより速い試験時間につながり得る。動作中、その回路は、信号遷移を検知するためにサンプルが採取される波形に関する窓のパラメータを規定するパラメータを受信する。回路は、所望時刻において、プログラムされた数のサンプルを採取するためにこれらのパラメータをエッジ発生器またはピンエレクトロニクスなどの試験システム内の他の部品のための制御信号に変換し得る。
摘要翻译：测试可以在自动测试系统来实现用于测试半导体器件的技术。该测试技术可允许的信号转变的快速检测，如在事件的波形和定时的边缘。在数字设备的电路，其能够快速且灵活的程序可以至少部分地实现的测试技术。其电路可以由测试参数很容易地编程，从而采用该技术可导致更快的测试开发和更快的测试时间。在操作中，电路接收定义窗口的参数关于波形取出样品，以检测的信号转换的参数。电路，在所希望的时间，可以以收集样品的编程数转换成控制信号，用于在测试系统中的其它部件，诸如边缘发电机或管脚电子这些参数。

80. 发明专利

JP5651058B2 スキャンフリップフロップ回路、スキャンテスト回路及びその制御方法有权
标题翻译：扫描触发器电路，扫描测试电路及其控制方法
公开(公告)号：JP5651058B2
公开(公告)日：2015-01-07
申请号：JP2011074270
申请日：2011-03-30
申请人：ルネサスエレクトロニクス株式会社
发明人：裕弥西岡 , 裕弥西岡 , 義信入江 , 義信入江
IPC分类号： G01R31/28 , H01L21/822 , H01L27/04
CPC分类号： H03K3/0372 , G01R31/31726 , G01R31/318533 , G01R31/318594

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