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51. 发明专利

JPS5954099A Data storage device 失效
标题翻译：数据存储设备
公开(公告)号：JPS5954099A
公开(公告)日：1984-03-28
申请号：JP16405782
申请日：1982-09-22
申请人： Toshiba Corp
发明人： KAN TOMIO
IPC分类号： G06F12/16 , G11C16/02 , G11C17/00 , G11C29/00 , G11C29/04
CPC分类号： G11C17/00
摘要： PURPOSE:To prevent a defect due to the end of the lifetime of a nonvolatile memory with simple constitution, by storing the data replacing frequency to a nonvolatile memory then diagnosing whether or not the replacing frequency reaches a prescribed level. CONSTITUTION:When a power supply is closed, the contents of the ROM parts of the nonvolatile memories 3 and 4 are shifted to an RAM part via a recall circuit 6 to protect the ROM part. Then the data replacing frequency stored in the memories 3 and 4 are read out by a specified address and supplied to a CPU1 via a bus driver 5, etc. Thus it is diagnosed whether or not the data replacing frequency reaches the prescribed level. Then the contents of the memories 3 and 4 reaching the end of their lifetime are shifted to the other active memories 3 and 4 and stored there. As a result, it is possible to prevent the defect which is due to the change of data caused by the end of the lifetime of the nonvolatile memory.
摘要翻译：目的：为了通过简单的结构防止由于非易失性存储器的寿命结束而导致的缺陷，通过将数据替换频率存储到非易失性存储器，然后诊断替换频率是否达到规定的水平。构成：当电源关闭时，非易失性存储器3和4的ROM部分的内容经由调用电路6移动到RAM部分，以保护ROM部分。然后，通过指定地址读出存储在存储器3和4中的数据替换频率，并通过总线驱动器5将其提供给CPU1等。因此，诊断数据替换频率是否达到规定的水平。然后，到达其使用寿命结束的存储器3和4的内容被转移到另一个有效存储器3和4并存储在那里。结果，可以防止由非易失性存储器的寿命结束引起的数据变化引起的缺陷。

52. 发明专利

JPS595493A Eprom device 失效
标题翻译： EPROM设备
公开(公告)号：JPS595493A
公开(公告)日：1984-01-12
申请号：JP11389582
申请日：1982-07-02
申请人： Hitachi Ltd
发明人： SUGIURA JIYUN , INOUE TOSHIBUMI
IPC分类号： G11C16/06 , G11C17/00
CPC分类号： G11C17/00
摘要： PURPOSE:To reduce power consumption as an EPROM device, by preventing flow of current in common terminal at the time of reading. CONSTITUTION:When writing control signal -WE is high level with high voltage Vpp for writing impressed to a terminal Vpp/-OE, MOSFETQ6, Q7 become on, and output level of a voltage generating circuit 2 becomes low and MOSFETQ3 becomes off. When the signal -WE is made low level under this condition, MOSFETQ6, Q7 become off. Accordingly, high level signal of Vpp is transmitted to the voltage generating cirucit 2 through a condenser C, and the generating circuit 2 generates high voltage Vpp+alpha. MOSFETQ3 becomes on and writing pulse phiw is outputted. Consequently, DC current does not flow when reading, and power consumption can be reduced as an EPROM device.
摘要翻译：目的：通过在读取时防止公共端子中的电流流动，从而降低作为EPROM器件的功耗。构成：当写入控制信号-WE为高电平，高电平Vpp写入端子Vpp / -OE时，MOSFETQ6，Q7变为导通，电压发生电路2的输出电平变低，MOSFETQ3变为关闭。在这种情况下，当信号-WE为低电平时，MOSFETQ6，Q7变为关闭。因此，通过电容器C将Vpp的高电平信号发送到产生电压的电压2，发电电路2产生高电压Vpp +α。 MOSFETQ3导通，并输出写入脉冲phiw。因此，在读取时，直流电流不流动，并且作为EPROM器件能够降低功耗。

53. 发明专利

JPS5769593A Write-in device of read only memory 失效
标题翻译：只读存储器的写入器件
公开(公告)号：JPS5769593A
公开(公告)日：1982-04-28
申请号：JP14597480
申请日：1980-10-17
申请人： Advantest Corp
发明人： SAKO NORIMITSU
IPC分类号： G11C17/00
CPC分类号： G11C17/00
摘要： PURPOSE:To write many kinds of contents to plural ROMs in a short time, by reading out information to which a device information has been added, from an ROM of a main unit, and writing-in the information to an ROM of a subunit connected in parallel, corresponding to the device information. CONSTITUTION:Contents of each area of an ROM114 of a main unit 111 are read out in order through a controller 113, and an address information, a data information, and a device information for discriminating a subunit are outputted to a bus line 116 through an interface 115. As a result, the information is written in an ROM 19 of a corresponding sub-unit 112a- in the same way as the unit 111 connected in parallel with the line 116. Accordingly, many kinds of information contents are written in plural ROMs in a short time.
摘要翻译：目的：通过从主单元的ROM读出已经添加了设备信息的信息，并将信息写入到连接的子单元的ROM上，在短时间内将多种内容写入多个ROM 并行地对应于设备信息。构成：通过控制器113依次读出主单元111的ROM114的每个区域的内容，并且通过一个总线116将地址信息，数据信息和用于鉴别子单元的设备信息输出到总线116 接口115.结果，以与线116并联连接的单元111相同的方式将信息写入相应子单元112a-的ROM 19中。因此，多种信息内容被写入多个 ROMs在短时间内。

54. 发明专利

KR102227124B1 KR102227124B1 - Semiconductor device 有权
公开(公告)号：KR102227124B1
公开(公告)日：2021-03-12
申请号：KR1020140190433A
申请日：2014-12-26
申请人： 삼성전자주식회사
发明人： 류제민 , 송호영 , 이윤영
IPC分类号： G11C29/02 , G11C7/10 , G11C29/00 , G11C29/04 , G11C29/18 , G11C29/24 , G11C29/44
CPC分类号： G11C29/027 , G11C29/40 , G11C17/143 , G11C17/16 , G11C17/18 , G11C29/04 , G11C29/18 , G11C29/24 , G11C29/44 , G11C29/76 , G11C29/787 , G11C7/10 , G06F11/006 , G11C17/00 , G11C8/10
摘要： 반도체 장치가 제공된다. 상기 반도체 장치는, 노말 셀 어레이와 노말 셀 어레이의 리페어(repair)를 대비하기 위한 제1 내지 제3 리던던시 메모리 셀을 포함하는 메모리 블록; 제1 내지 제3 리던던시 메모리 셀에 각각 대응하는 제1 내지 제3 퓨즈부; 및 제1 내지 제3 리던던시 메모리 셀에 각각 대응하는 퓨즈부를 다른 퓨즈부로 변경하는 리던던시 선택 제어부를 포함한다.

55. 发明专利

JP2016170833A 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：JP2016170833A
公开(公告)日：2016-09-23
申请号：JP2015049260
申请日：2015-03-12
申请人：株式会社東芝
发明人：川澄篤
IPC分类号： G11C16/06 , G11C17/14
CPC分类号： G11C17/18 , G11C17/00 , G11C17/16 , G11C29/785 , G11C29/82 , G11C7/12 , G11C7/14 , H01L27/112 , H01L27/11206 , H01L27/224 , G11C2029/4402 , G11C29/765
摘要：【課題】一つの実施形態は、メモリセルの検査時間を短縮することに適した半導体装置を提供することを目的とする。【解決手段】一つの実施形態によれば、ノーマルセルとレプリカセルとワードラインと第1のビットラインとバイアス生成回路と第2のビットラインと電流生成回路とを有する半導体装置が提供される。ノーマルセルは、OTP(One Time Programmable)型のメモリセルである。レプリカセルは、ノーマルセルと等価な特性を有する。ワードラインは、ノーマルセルの制御端子とレプリカセルの制御端子とに共通に接続されている。第1のビットラインは、レプリカセルの入出力端子に接続されている。バイアス生成回路は、第1のビットラインに接続されている。第2のビットラインは、ノーマルセルの入出力端子に接続されている。電流生成回路は、バイアス生成回路及び第2のビットラインに接続されている。【選択図】図2
摘要翻译：要解决的问题：提供适合于减少存储单元的检查时间的半导体器件。解决方案：提供一种半导体器件，包括正常单元，复制单元，字线，第一位线，偏置生成电路，第二位线，并且包括电流产生电路。正常单元是OTP（一次可编程）存储单元。复制单元具有与正常单元相同的特征。字线通常连接到正常单元的控制端子和复制单元的控制端子。第一位线连接到复制单元的输入/输出端子。偏置产生电路连接到第一位线。第二位线连接到正常单元的输入/输出端。电流发生电路连接到偏置发生电路和第二位线。选择图：图2

56. 发明专利

JP2014241158A メモリの複数のブロックの寿命の向上审中-公开
标题翻译：改善存储块的多边形的寿命
公开(公告)号：JP2014241158A
公开(公告)日：2014-12-25
申请号：JP2014168546
申请日：2014-08-21
申请人：エルエスアイコーポレイション , Lsi Inc , エルエスアイコーポレイション
发明人： RADOSLAV DANILAK
IPC分类号： G06F12/16 , G11C16/02
CPC分类号： G06F3/0616 , G06F3/0608 , G06F3/0631 , G06F3/064 , G06F3/0649 , G06F3/0652 , G06F3/0653 , G06F3/0659 , G06F3/0673 , G06F11/1072 , G06F12/023 , G06F12/0246 , G06F2212/1044 , G06F2212/7201 , G06F2212/7202 , G06F2212/7205 , G06F2212/7211 , G11C14/009 , G11C16/10 , G11C16/14 , G11C16/26 , G11C16/349 , G11C16/3495 , G11C17/00 , G11C29/04 , G11C29/52
摘要：【課題】メモリの複数のブロックの寿命を向上させるシステム、方法、及びコンピュータプログラム製品を提供する。【解決手段】動作の際に、メモリの複数のブロックの寿命に影響を及ぼす少なくとも1つの因子を識別する102。さらに、その少なくとも1つの因子に基づいて、書き込むための複数のブロックを選択する104。【選択図】図1
摘要翻译：要解决的问题：提供一种用于提高多个存储块的寿命的系统，方法和计算机程序产品。解决方案：在操作中，影响多个块的生命周期的至少一个因素识别记忆（102）。另外，基于至少一个因素（104）来选择要写入的多个块。

57. 发明专利

JP2008293619A Semiconductor memory device 有权
标题翻译：半导体存储器件
公开(公告)号：JP2008293619A
公开(公告)日：2008-12-04
申请号：JP2007140340
申请日：2007-05-28
申请人： Toshiba Corp , 株式会社東芝
发明人： MIYAKO TETSUYUKI
IPC分类号： G11C16/06 , G11C11/413 , G11C11/417 , G11C17/18
CPC分类号： G11C11/413 , G11C7/12 , G11C17/00
摘要： PROBLEM TO BE SOLVED: To reduce influence of reading operation due to bit-line leakage and ensure stabilization so that the reduction effect does not significantly change depending on temperature conditions in a ROM and an SRAM, for example. SOLUTION: The present invention includes a cell array 11a, a plurality of word lines WLi, a plurality of bit lines BLi, a plurality of switching circuits SWi for column selection whose end nodes are connected to the corresponding bit lines, respectively, and a leakage current compensating circuit 12 whose output node is connected to other ends of the switching circuits. The leakage current compensating circuit is configured to use a MOSFET having the same conductivity type as a MOSFET whose output node is directly connected to the bit line in a memory cell 11, a first power supply voltage node is connected to a gate and a second power supply voltage node is connected to a source, so that the MOSFET is biased to be in an OFF state, and a bit line leakage of a selected column in the cell array is compensated by a leakage current of the leakage current compensating circuit. COPYRIGHT: (C)2009,JPO&INPIT
摘要翻译：要解决的问题：为了减少由于位线泄漏引起的读取操作的影响，并且确保稳定化，使得例如根据ROM和SRAM中的温度条件，还原效果不会显着变化。解决方案：本发明包括单元阵列11a，多个字线WLi，多个位线BLi，多个用于列选择的切换电路SWi，其端节点分别连接到相应的位线，以及泄漏电流补偿电路12，其输出节点连接到开关电路的另一端。泄漏电流补偿电路被配置为使用具有与输出节点直接连接到存储单元11中的位线的MOSFET相同的导电类型的MOSFET，第一电源电压节点连接到栅极和第二电源供电电压节点连接到源极，使得MOSFET被偏置为截止状态，并且电池阵列中的选定列的位线泄漏由漏电流补偿电路的漏电流补偿。版权所有（C）2009，JPO＆INPIT

58. 发明专利

JP3871651B2 Intermesh memory array 有权
公开(公告)号：JP3871651B2
公开(公告)日：2007-01-24
申请号：JP2003107180
申请日：2003-04-11
申请人：ヒューレット・パッカード・カンパニーHewlett−Packard Company
发明人：アンドリュー・エル・ヴァン・ブロックリン , アンドリュー・コール , ピーター・フリック
IPC分类号： G11C17/12 , H01L27/10 , G11C5/02 , G11C17/00
CPC分类号： G11C17/00 , G11C5/025

59. 发明专利

JPS6110916B2 JPS6110916B2 - 失效
公开(公告)号：JPS6110916B2
公开(公告)日：1986-03-31
申请号：JP7412278
申请日：1978-06-21
申请人： Cho Eru Esu Ai Gijutsu Kenkyu Kumiai
发明人： FUJIKI KUNIMITSU , NAKAMURA AKITOMO
IPC分类号： G11B9/10 , G11C11/30 , G11C17/00
CPC分类号： G11C17/00

60. 发明专利

JPS60212899A Read-only memory circuit 失效
标题翻译：只读存储器电路
公开(公告)号：JPS60212899A
公开(公告)日：1985-10-25
申请号：JP6924484
申请日：1984-04-09
申请人： Oki Electric Ind Co Ltd
发明人： SHIRATORI YOSHIMASA
IPC分类号： G11C17/12 , G11C17/00
CPC分类号： G11C17/00
摘要： PURPOSE:To reduce current consumption in a memory part by applying a signal to read out the contents of a memory to the gate of a load FET and connecting latch circuits synchronized with a reading signal to a reading line. CONSTITUTION:Writing is executed by connecting the drains of MOSFETs Q1, Q4 as memory elements to data lines D1, D2. To read out the contents of a memory to a word line W2, the line W2 is turned to the H level, a word line W1 is turned to the L level and a reading signal terminal READ is turned to the H level. Consequently, p-MOSFETs Q5, Q6 as load elements are turned on, signals to the data input terminals D of latch circuits LAT1, 2 are sent from the output terminals Q, an memory output terminal O1 is turned to the H level similarly to the data line D1 and an memory output terminal O2 is tutned to the L level similarly to the data line D2, so that the contents of the memory are read out. When a reading signal terminal READ is turned to the L level, the Q5 and Q6 are cut off and the data are held in the latches LAT1, 2.
摘要翻译：目的：通过施加信号将存储器的内容读取到负载FET的栅极并将与读取信号同步的锁存电路连接到读取线路来减少存储器部分的电流消耗。构成：通过将作为存储器元件的MOSFET Q1，Q4的漏极连接到数据线D1，D2来执行写入。为了将存储器的内容读出到字线W2，将线W2变为H电平，字线W1变为L电平，读取信号端子READ变为H电平。因此，作为负载元件的p-MOSFET Q5，Q6导通，从输出端子Q发送到锁存电路LAT1,2的数据输入端子D的信号，存储器输出端子O1与数据线D1和存储器输出端子O2类似于数据线D2被限制到L电平，从而读出存储器的内容。当读取信号端子READ变为L电平时，Q5和Q6被切断，数据被保持在锁存器LAT1,2中。

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