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41. 发明专利

JP2009510568A Daisy chain cascade device 审中-公开
公开(公告)号：JP2009510568A
公开(公告)日：2009-03-12
申请号：JP2008532551
申请日：2006-09-29
申请人：モサイド・テクノロジーズ・インコーポレーテッド
发明人：ジン−キ・キム , ハクジュン・オ , ホン・ボム・ピョン
IPC分类号： G06F13/37
CPC分类号： G11C7/10 , G06F12/0623 , G06F13/4247 , G06F13/4256 , G11C5/066 , G11C16/06
摘要：デバイスをデイジーチェーンカスケード配列でシリアルに連結する技法である。デバイスはデイジーチェーンカスケード配列で連結されており、第1デバイスの出力部は、データ、アドレスおよびコマンド情報等の情報並びに制御信号を第2デバイスに第1デバイスから転送するのに対応するように、デイジーチェーンカスケードの後方にある第2デバイスの入力部に連結されている。デイジーチェーンで連結されたデバイスは、シリアル入力部SIとシリアル出力部SOとを備える。情報がデバイスにSIを通じて入力され、該情報がデバイスからSOを通じて出力される。デイジーチェーンカスケードの前方のデバイスのSOは、デイジーチェーンカスケードの後方のデバイスのSIに連結されている。前方のデバイスにSIを通じて入力された情報は、該デバイスのSOを通じて出力される。該情報は次いで、後方のデバイスのSIに転送される。

42. 发明专利

JP2008310371A Synchronous memory controller, synchronous memory, and its control method 审中-公开
标题翻译：同步存储控制器，同步存储器及其控制方法
公开(公告)号：JP2008310371A
公开(公告)日：2008-12-25
申请号：JP2007154630
申请日：2007-06-12
申请人： Spansion Llc , スパンションエルエルシー
发明人： SHIBATA KENJI , NAGAO MITSUHIRO , KAWAMOTO SATORU
IPC分类号： G06F12/00 , G06F12/02 , G11C16/02 , G11C16/06
CPC分类号： G11C16/10 , G11C7/10 , G11C7/1072
摘要： PROBLEM TO BE SOLVED: To provide a synchronous memory controller for suppressing an access operation from being delayed while securing compatibility with a synchronous memory (SDRAM), and to provide a synchronous memory and its control method. SOLUTION: In the synchronous memory for controlling one synchronous memory 3 connected to a data bus BUS by a second command group which is different from the first command group for controlling other synchronous memory (SDRAM) connected to a data bus BUS, one synchronous memory 3 is provided with a first command reception part 10 for receiving the first command group; and a second command reception part 40 for, while the first command group received by the first command reception part 10 is executed, receiving a command unique to the one synchronous memory 3 different from the first command group. COPYRIGHT: (C)2009,JPO&INPIT
摘要翻译：要解决的问题：提供一种同步存储器控制器，用于在确保与同步存储器（SDRAM）的兼容性的同时抑制访问操作被延迟，并提供同步存储器及其控制方法。解决方案：在用于控制与数据总线BUS相连的同步存储器3的同步存储器中，第二命令组与第一命令组不同，用于控制连接到数据总线BUS的其它同步存储器（SDRAM），一个同步存储器3设置有用于接收第一命令组的第一命令接收部分10; 以及第二命令接收部分40，用于在执行由第一命令接收部分10接收到的第一命令组时，接收与第一命令组不同的一个同步存储器3唯一的命令。版权所有（C）2009，JPO＆INPIT

43. 发明专利

JP4065234B2 Data recovery apparatus of the synchronous chip over-chip system 有权
公开(公告)号：JP4065234B2
公开(公告)日：2008-03-19
申请号：JP2003508007
申请日：2002-06-18
申请人：ラムバス・インコーポレーテッド
发明人：リチャード，イー．ウォームク， , スコット，シー．ベスト， , デイヴィッド，ビー．ロバーツ，
IPC分类号： H04L7/02 , G06F1/10 , H03L7/07 , H03L7/081 , H04L7/033
CPC分类号： G11C11/4076 , G06F1/10 , G11C7/04 , G11C7/10 , G11C7/1087 , G11C7/222 , G11C11/4091 , G11C2207/107 , H03L7/07 , H03L7/0814 , H04L7/0337
摘要： An apparatus (50) that reduces sampling errors for data communicated between devices uses phase information acquired from a timing reference signal such as a strobe signal (DQS) to align a data-sampling signal (DSS) for sampling data signal (DQ1 DQN) that was sent along with the timing reference signal (DQS). The data-sampling signal (DDS) may be provided by adjustably delaying a clock signal (CLK) according to the information acquired from the strobe signal (DQS). The data-sampling signal (DSS) may also have in improved waveform compared to the timing reference signal, including a fifty percent duty cycle and sharp transitions. The phase information acquired from the timing reference signal (DQS) may also be used for other purposes, such as aligning received data with a local clock domain, or transmitting data so that it arrives at a remote device in synchronism with a reference clock signal at the remote device.

44. 发明专利

JP4031996B2 Digital still camera equipped with a memory device 有权
公开(公告)号：JP4031996B2
公开(公告)日：2008-01-09
申请号：JP2003021381
申请日：2003-01-30
申请人：富士フイルム株式会社
发明人：憲司船本
IPC分类号： G06F12/00 , G06F12/04 , G11C7/10 , G11C11/22
CPC分类号： G11C7/1012 , G11C7/10 , G11C7/1006

45. 发明专利

JP2007220210A Memory system 有权
标题翻译：记忆系统
公开(公告)号：JP2007220210A
公开(公告)日：2007-08-30
申请号：JP2006039851
申请日：2006-02-16
申请人： Fujitsu Ltd , 富士通株式会社
发明人： OGAWA TOSHIO , TAKEMAE YOSHIHIRO , OKAJIMA YOSHINORI , ENDO TETSUHIKO , MATSUZAKI YASURO
IPC分类号： G11C11/401 , G06F12/00 , G06F12/02 , G11C11/22 , G11C16/02 , H03K19/173 , H03K19/185
CPC分类号： G11C7/10 , G06F11/1068 , G11C7/1045
摘要： PROBLEM TO BE SOLVED: To reduce the development cost of a semiconductor memory by realizing various kinds of memory functions with one semiconductor memory. SOLUTION: In the memory system, the semiconductor memory has a field programmable part FP in which logic for converting into each other an external signal input/output for the memory system and an internal signal input/output for a memory cell array is programmed. The program constituting logic of the field programmable part FP is stored in a nonvolatile program memory part PRG. Even when an interface of a controller accesses the semiconductor memory is different from an interface for accessing the memory cell array, the controller can access the memory cell array. One kind of semiconductor memory is utilized, therefore, as a plurality off kinds of semiconductor memories. Consequently, developing a plurality of kinds of semiconductor memories is not required, the development cost is reduced. COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：通过用一个半导体存储器实现各种存储功能来降低半导体存储器的开发成本。解决方案：在存储器系统中，半导体存储器具有现场可编程部分FP，其中用于将存储器系统的外部信号输入/输出和用于存储器单元阵列的内部信号输入/输出彼此转换的逻辑是程序。现场可编程部分FP的构成逻辑的程序存储在非易失性程序存储器部分PRG中。即使当控制器的接口访问半导体存储器与用于访问存储单元阵列的接口不同时，控制器也可以访问存储单元阵列。因此，使用一种半导体存储器作为多种不同种类的半导体存储器。因此，不需要开发多种半导体存储器，从而降低了开发成本。版权所有（C）2007，JPO＆INPIT

46. 发明专利

JP2007116293A Data storage method and information processor employing the same 审中-公开
标题翻译：使用数据存储方法和信息处理器
公开(公告)号：JP2007116293A
公开(公告)日：2007-05-10
申请号：JP2005303837
申请日：2005-10-19
申请人： Hitachi Ltd , 株式会社日立製作所
发明人： TANAKA KAZUHIKO , KUWATA MAKOTO
IPC分类号： H04N19/50 , H04N19/423 , H04N19/426 , H04N19/503 , H04N19/51 , H04N19/513 , H04N19/53 , H04N19/59 , H04N19/61 , H04N19/625 , H04N19/91
CPC分类号： G11C7/10 , G11C11/4093 , H04N19/433 , H04N19/53 , H04N19/61
摘要： PROBLEM TO BE SOLVED: To solve the problem in motion vector search by hierarchic search that the external memory capacity and the memory bandwidth are consumed uselessly because a full-scale image and a reduction image are stored in an external memory. SOLUTION: When a full-scale image is stored in an external memory, data is replaced over a range wider than the width of a memory bus, and existence of data replacement is altered when it is read out. Consequently, two kinds of data of a full-scale image and a reduction image can be read out from the data of a full-scale image stored in an external memory. COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：为了通过分层搜索来解决外部存储器容量和存储器带宽被无用地消耗的运动矢量搜索中的问题，因为全尺寸图像和缩小图像被存储在外部存储器中。
解决方案：当全尺寸图像存储在外部存储器中时，数据将在比存储器总线宽度更宽的范围内替换，读出时更改数据替换的存在。因此，可以从存储在外部存储器中的全尺寸图像的数据中读出全尺寸图像和缩小图像的两种数据。版权所有（C）2007，JPO＆INPIT

47. 发明专利

JP2007511020A Apparatus and method for selectively forming a memory device with a bistable relay 审中-公开
公开(公告)号：JP2007511020A
公开(公告)日：2007-04-26
申请号：JP2006526912
申请日：2004-08-26
申请人：マイクロン・テクノロジー・インコーポレーテッドMicron Technology,Inc.
发明人：タイラージェイ．ゴム，
IPC分类号： G11C29/12 , G06F11/00 , G11C7/10 , G11C11/401 , G11C11/4093 , G11C23/00 , G11C29/00 , G11C29/02 , G11C29/48 , H01L20060101
CPC分类号： G11C29/883 , G11C7/10 , G11C11/401 , G11C11/4093 , G11C23/00 , G11C29/1201 , G11C29/48 , G11C29/88 , G11C2207/2254
摘要：本発明の開示された実施形態は、選択可能であるメモリ容量を有する半導体メモリ装置を含む。一実施形態では、システムは、入力デバイス、出力デバイス、およびデータ格納デバイスと、デバイスに結合されるプロセッサと、プロセッサに結合されるメモリデバイスと、プロセッサのアドレスバス、制御バス、およびデータバスにおけるラインを、メモリデバイスのアドレスバス、制御バス、およびデータバスにおけるラインに選択的に結合させるために、プロセッサとメモリデバイスとの間に挿入される構成回路とを含む。別の実施形態では、メモリデバイスは、外部デバイスの一つ以上のバスに結合可能であるアレイと、バスをメモリセルアレイに選択的に結合させるために、アレイと外部デバイスのバスとの間の構成回路とを含む。特定の実施形態では、構成回路は、マイクロエレクトロメカニカル・システム（ＭＥＭＳ）リレーなどのような、一つ以上の双安定リレーを含む。

48. 发明专利

JP2007072616A Shared memory device 有权
标题翻译：共享内存设备
公开(公告)号：JP2007072616A
公开(公告)日：2007-03-22
申请号：JP2005257074
申请日：2005-09-05
申请人： Sony Computer Entertainment Inc , Sony Corp , ソニー株式会社 , 株式会社ソニー・コンピュータエンタテインメント
发明人： KASHIWATANI MOTOFUMI , YAMAZAKI TAKESHI , HAYASHI HIROSHI
IPC分类号： G06F12/00 , G06F12/06 , G06F13/16 , G06F15/167 , H01L21/82
CPC分类号： G11C5/025 , G11C7/10 , G11C7/1006
摘要： PROBLEM TO BE SOLVED: To provide a shared memory device capable of simplifying wiring to memory, preventing performance degradation due to an increase in area and long-distance wiring, and increasing the speed of memory access. SOLUTION: The input/output port 211 of a processing module 21, memory interfaces 222, 232, and memory banks 221-1 to 221-n, 231-1 to 231-n are interconnected by connection wiring arranged in the form of a matrix (grid) in Y-direction (first direction) and in X-direction (second direction) in the (upper layer of) layout area of a plurality of memory macros 221, 231. The connection wiring comprises indication information wiring (command address wiring) and data wiring (write wiring and read wiring or common wiring) arranged in multiple layers. COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：提供一种能够简化对存储器的布线的共享存储器件，防止由于面积增加和长距离布线引起的性能劣化，并提高存储器访问速度。解决方案：处理模块21，存储器接口222,232和存储体221-1至221-n，231-1至231-n的输入/输出端口211通过布置成形式的连接布线互连在多个存储宏221,223的（上层）布局区域中的Y方向（第一方向）和X方向（第二方向）上的矩阵（栅格）。连接布线包括指示信息布线命令地址布线）和数据布线（写入布线和读取布线或公共布线）。版权所有（C）2007，JPO＆INPIT

49. 发明专利

JP2005519360A Device for data exchange, a system and method 审中-公开
公开(公告)号：JP2005519360A
公开(公告)日：2005-06-30
申请号：JP2003571093
申请日：2003-02-27
申请人：エム−システムズフラッシュディスクパイオニアーズリミテッドM−Systems Flash Disk Pioneers Ltd.
发明人：モランドヴ
IPC分类号： G06K19/07 , G06F3/08 , G11C7/10
CPC分类号： G11C7/10
摘要：単純化されたデバイス・インタフェース（１６）を介しての、携帯用データ記憶及び転送のためのデバイス（１２）、方法及びシステム。デバイスの作動は、デバイス（１２）の使い易さを向上する、そして特定なコア機能を提供するために限定されている。それらの機能は、データの読み取り、データの書き込み、そして類似のデバイスそして／あるいは外部のコンピュータ（１４）とのデータ交換を含む。デバイスは、これらの機能を達成するために、あるタイプのデータ・プロセッサ、メモリ記憶メディア、そして例えばオプションとして赤外線ポートでもよいデータ交換メカニズム等の、最小セットのハードウェア・コンポーネントを持つ。

50. 发明专利

JP2005063448A Stacked memory module and memory system 有权
标题翻译：堆叠存储器模块和存储器系统
公开(公告)号：JP2005063448A
公开(公告)日：2005-03-10
申请号：JP2004236157
申请日：2004-08-13
申请人： Samsung Electronics Co Ltd , 三星電子株式会社
发明人： SO HEISEI , CHO JEONG-HYEON , LEE JUNG-JOON , RI SAISHUN
IPC分类号： G06F12/00 , G11C5/06 , G11C7/10 , G11C8/06 , H05K1/14 , H05K1/18
CPC分类号： G11C8/06 , G11C5/063 , G11C7/10 , H05K1/144 , H05K1/181
摘要： PROBLEM TO BE SOLVED: To provide a stacked memory module with which a large-capacity memory module is operated at high speed, and to provide a memory system. SOLUTION: The stacked memory module includes: first and second circuit boards; an electric connector; and a buffer. The first and second circuit boards have inner faces facing each other and outer faces facing away from each other. The first circuit board includes a connection portion for connecting the memory module to a mother board. At least one of the inner and outer faces of the first circuit board loads a first plurality of memory chips. At least one of the inner and outer faces of the second circuit board loads a second plurality of memory chips. The electrical connector electrically connects the first and second circuit boards. The buffer is loaded on the first circuit board and buffers signals for the first and second plurality of memory chips. COPYRIGHT: (C)2005,JPO&NCIPI
摘要翻译：要解决的问题：提供一种大容量存储器模块以高速运行的堆叠式存储器模块，并提供存储器系统。解决方案：堆叠式存储模块包括：第一和第二电路板; 电连接器; 和缓冲区。第一和第二电路板具有彼此面对的内表面和彼此背离的外表面。第一电路板包括用于将存储器模块连接到母板的连接部分。第一电路板的内表面和外表面中的至少一个加载第一多个存储器芯片。第二电路板的内表面和外表面中的至少一个加载第二多个存储器芯片。电连接器电连接第一和第二电路板。缓冲器被加载在第一电路板上，并缓冲第一和第二多个存储器芯片的信号。版权所有（C）2005，JPO＆NCIPI

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