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21. 发明专利

JP6042266B2 プログラマブルロジックデバイス及び半導体装置有权
标题翻译：可编程逻辑器件和半导体器件
公开(公告)号：JP6042266B2
公开(公告)日：2016-12-14
申请号：JP2013104627
申请日：2013-05-17
申请人：株式会社半導体エネルギー研究所
发明人：池田隆之 , 黒川義元
IPC分类号： H01L21/82 , H03K19/177
CPC分类号： H03K19/1776 , H01L27/1207 , H01L27/1225 , H01L27/124 , H01L29/24 , H01L29/78648 , H01L29/7869 , H03K19/1735 , H03K19/177 , H03K19/17728 , H03K19/17764 , H03K19/17792

22. 发明专利

JP2015156640A 情報処理装置およびその駆動方法审中-公开
标题翻译：信息处理装置及其驱动方法
公开(公告)号：JP2015156640A
公开(公告)日：2015-08-27
申请号：JP2015006550
申请日：2015-01-16
申请人：株式会社半導体エネルギー研究所
发明人：黒川義元
IPC分类号： H03K19/177
CPC分类号： H03K19/1776 , G06F12/0802 , G06F9/445 , G11C7/10 , G11C7/12 , H03K19/018507 , H03K19/1735 , H03K19/17728
摘要：【課題】リコンフィギャラブル回路(RC回路)の駆動方法。【解決手段】RC回路を有するプロセッサ等において、RC回路によって、テスト回路を構成し、コアやキャッシュメモリ等をテストし、その後、RC回路の一部を補助のキャッシュメモリとして用いる。また、メモリが電源遮断後も記憶を保持できるものであれば、プロセッサのスタートアップルーチンプログラム(SRP)を保持することに用いることができる。例えば、テスト終了後に、外部のROM等からSRPをRC回路に設けられたメモリにロードし、次にプロセッサに電源が投入された後は、ロードされたSRPを用いて開始操作を行う。また、プロセッサが通常動作の状態となると、このメモリは補助のキャッシュメモリとして用いられるので、SRPは上書きされる。プロセッサの使用が終了する際には、再度、SRPがメモリにロードされる。その他の実施形態についてもクレームされる。【選択図】図2

23. 发明专利

JP2013179579A Programmable logic device, and method for fabricating semiconductor device 有权
标题翻译：可编程逻辑器件，以及制造半导体器件的方法
公开(公告)号：JP2013179579A
公开(公告)日：2013-09-09
申请号：JP2013012907
申请日：2013-01-28
申请人： Semiconductor Energy Lab Co Ltd , 株式会社半導体エネルギー研究所
发明人： KUROKAWA YOSHIMOTO
IPC分类号： H03K19/173 , G06F7/00 , H01L21/82
CPC分类号： H01L27/1108 , H01L21/82 , H01L27/0207 , H01L27/105 , H01L27/1116 , H01L27/11807 , H01L27/11898 , H01L27/1225 , H01L28/40 , H03K19/0008 , H03K19/1735 , H03K19/1737 , H03K19/17728 , H03K19/17748 , H03K19/1776
摘要： PROBLEM TO BE SOLVED: To provide a programmable logic device that has a reduced number of elements per bit in a memory element and enables an accurate estimate of power consumption or operating frequency at a verification stage.SOLUTION: The programmable logic device includes: a plurality of programmable logic elements; and a memory element storing configuration data defining logical operations to be performed in the plurality of programmable logic elements, respectively. The memory element has a plurality of storage elements. The storage elements each has: a switch for supplying, holding and releasing an amount of electrical charge determined by the configuration data to, in and from a node for establishing an electrical connection between a corresponding programmable logic element and the memory element; and a plurality of wires forming respective capacitances against the node.
摘要翻译：要解决的问题：提供一种可编程逻辑器件，其在存储器元件中每位的元件数量减少，并且能够在验证阶段对功耗或工作频率进行精确估计。解决方案：可编程逻辑器件包括：多个的可编程逻辑元件; 以及存储元件，分别存储定义要在所述多个可编程逻辑元件中执行的逻辑运算的配置数据。存储元件具有多个存储元件。存储元件各自具有：开关，用于将用于在对应的可编程逻辑元件和存储元件之间建立电连接的节点提供，保持和释放由配置数据确定的电荷量，以及形成针对节点的相应电容的多条线。

24. 发明专利

JP5051963B2 Mask programmable logic device having a programmable gate array 有权
公开(公告)号：JP5051963B2
公开(公告)日：2012-10-17
申请号：JP2003092972
申请日：2003-03-28
申请人：アルテラコーポレイションAltera Corporation
发明人：パークジョナサン
IPC分类号： H01L21/82 , H01L27/118 , H03K19/173 , H03K19/177
CPC分类号： H03K19/17764 , H03K19/1735 , H03K19/17736 , H03K19/1778 , H03K19/17796

25. 发明专利

JP3884914B2 Semiconductor device 有权
公开(公告)号：JP3884914B2
公开(公告)日：2007-02-21
申请号：JP2001021109
申请日：2001-01-30
申请人：株式会社ルネサステクノロジ
发明人：弘之水野 , 尊之河原 , 健央清水 , ▲隆▼夫渡部 , 孝一郎石橋 , 文男荒川
IPC分类号： G06F1/32 , H01L27/04 , H03K19/00 , H03K19/173
CPC分类号： H03K19/0016 , H03K19/1735

26. 发明专利

JP2006253242A Semiconductor integrated circuit device and its designing method 有权
标题翻译：半导体集成电路设备及其设计方法
公开(公告)号：JP2006253242A
公开(公告)日：2006-09-21
申请号：JP2005064718
申请日：2005-03-09
申请人： Nec Corp , 日本電気株式会社
发明人： NAKAZATO SATOSHI
IPC分类号： H01L21/82 , H01L21/822 , H01L27/04 , H03K19/00 , H03K19/0948 , H03K19/096 , H03K19/173
CPC分类号： G06F17/5045 , H03K19/1735
摘要： PROBLEM TO BE SOLVED: To provide a method of designing a semiconductor integrated circuit device including a domino circuit which can respond to automated designing by expanding the application range of the domino circuit to design an LSI of a more high-speed operation.
SOLUTION: The semiconductor integrated circuit device comprises a two-dimensional array of dynamic logic circuit cells 100 wherein transistors, constituent components of a logic portion, are not connected, and interconnections for distributing clock signals for each row of the dynamic logic circuit cells. The cells are assigned logical functions, and the number of series combination stages of each cell within an evaluation period determined by the clock cycle of the clock signals is found. In the case that the number of series combination stages does not exceed a specified value, the cells are arranged on the semiconductor integrated circuit device and delay computation is performed to determine whether the restrictions are met or not. If yes, designing is finished, and if no, some corrections have to be made.
COPYRIGHT: (C)2006,JPO&NCIPI
摘要翻译：要解决的问题：提供一种设计包括多米诺骨牌的半导体集成电路器件的方法，该多米诺骨牌电路可以通过扩展多米诺骨电路的应用范围来应对自动化设计，以设计更高速度的操作的LSI。解决方案：半导体集成电路器件包括其中晶体管，逻辑部分的组成部分未连接的动态逻辑电路单元100的二维阵列以及用于分配动态逻辑电路的每一行的时钟信号的互连细胞。单元被分配逻辑功能，并且找到由时钟信号的时钟周期确定的评估周期内的每个单元的串联组合级数。在串联组合级数不超过指定值的情况下，单元被布置在半导体集成电路器件上，并执行延迟计算以确定是否满足限制。如果是，设计完成，如果否，则必须进行一些更正。版权所有（C）2006，JPO＆NCIPI

27. 发明专利

JP6404887B2 プログラマブルロジックデバイス审中-公开
公开(公告)号：JP6404887B2
公开(公告)日：2018-10-17
申请号：JP2016218584
申请日：2016-11-09
申请人：株式会社半導体エネルギー研究所
发明人：池田隆之 , 黒川義元
IPC分类号： H03K19/177
CPC分类号： H03K19/1776 , H01L27/1207 , H01L27/1225 , H01L27/124 , H01L29/24 , H01L29/78648 , H01L29/7869 , H03K19/1735 , H03K19/177 , H03K19/17728 , H03K19/17764 , H03K19/17792

28. 发明专利

JP6310116B2 半導体装置有权
公开(公告)号：JP6310116B2
公开(公告)日：2018-04-11
申请号：JP2017075811
申请日：2017-04-06
申请人：株式会社半導体エネルギー研究所
发明人：黒川義元
IPC分类号： H03K19/177 , H01L29/786 , H01L21/8234 , H01L27/06 , H01L27/088 , H01L21/82
CPC分类号： H01L27/1108 , H01L21/82 , H01L27/0207 , H01L27/105 , H01L27/1116 , H01L27/11807 , H01L27/11898 , H01L27/1225 , H01L28/40 , H03K19/0008 , H03K19/1735 , H03K19/1737 , H03K19/17728 , H03K19/17748 , H03K19/1776

29. 发明专利

JP2017126194A プログラマブルロジックデバイスの設計プログラム、プログラマブルロジックデバイス設計装置、及びその方法审中-公开
公开(公告)号：JP2017126194A
公开(公告)日：2017-07-20
申请号：JP2016005071
申请日：2016-01-14
申请人：富士通株式会社
发明人：植草伸一郎 , 目崎義憲
IPC分类号： H01L21/82 , H01L21/822 , H01L27/04 , G06F17/50
CPC分类号： H03K19/17764 , H03K19/1735 , H03K19/17728
摘要：【課題】発生するグリッチの数を低減可能なPLD設計プログラムを提供する。【解決手段】PLD設計プログラムは、組み合わせ回路200の論理式と組み合わせ回路200で発生するグリッチの数が最小になる組み合わせ回路200に入力される入力信号の入力順との関係を示す入力ポート変更テーブルを使用する。PLD設計プログラムでは、PLDの配置配線情報から組み合わせ回路200の論理式を取得する。次いで、配置配線情報から組み合わせ回路200の入力ポートに接続された配線遅延量を取得する。次いで、入力ポート変更テーブルに記憶された組み合わせ回路200の論理式に対応する入力順と一致するように、組み合わせ回路200の少なくとも2つの入力ポートに接続された配線の接続先の入力ポートを入れ替える。そして、組み合わせ回路200の論理式を、配線の接続先の入力ポートの入れ替えに応じて変更する。【選択図】図7

30. 发明专利

JP6125850B2 半導体装置及び半導体装置の作製方法有权
公开(公告)号：JP6125850B2
公开(公告)日：2017-05-10
申请号：JP2013012907
申请日：2013-01-28
申请人：株式会社半導体エネルギー研究所
发明人：黒川義元
IPC分类号： H01L21/82 , G06F7/57 , H03K19/173
CPC分类号： H01L27/1108 , H01L21/82 , H01L27/0207 , H01L27/105 , H01L27/1116 , H01L27/11807 , H01L27/11898 , H01L27/1225 , H01L28/40 , H03K19/0008 , H03K19/1735 , H03K19/1737 , H03K19/17728 , H03K19/17748 , H03K19/1776

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