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21. 发明专利

JP2015207644A 不揮発性半導体記憶装置有权
标题翻译：非挥发性半导体存储器件
公开(公告)号：JP2015207644A
公开(公告)日：2015-11-19
申请号：JP2014086920
申请日：2014-04-18
申请人：株式会社フローディア
发明人：品川裕 , 葛西秀男 , 川嶋泰彦 , 櫻井良多郎 , 谷口泰弘
IPC分类号： H01L27/115 , G11C16/04 , H01L21/336 , H01L29/788 , H01L29/792 , G11C16/02 , H01L21/8247
CPC分类号： G11C14/0063 , G11C16/0483 , G11C16/10 , G11C16/14 , G11C16/26 , H01L27/11524 , H01L27/11558
摘要：【課題】回路構造が微細化されている接合耐圧の低い回路素子にも混載し得る不揮発性半導体記憶装置を提案する。【解決手段】メモリユニット1aでは、第1ディープウェルDW1および第2ディープウェルDW2が互いに拘束されることなく、第1ディープウェルDW1および第2ディープウェルDW2に対し、第1ウェルW1の容量トランジスタ3a,3bや、第2ウェルW2の書き込みトランジスタ4a,4bの動作に必要な電圧を、第1ディープウェルDW1および第2ディープウェルDW2にそれぞれ個別に印加し得る。これにより、第1ディープウェルDW1と第1ウェルW1との電圧差や、第2ディープウェルDW2と第2ウェルW2との電圧差を、トンネル効果が発生する電圧差(18[V])よりも小さくでき、その分、第1ディープウェルDW1および第1ウェルW1間の接合電圧や、第2ディープウェルDW2および第2ウェルW2間の接合電圧を小さくできる。【選択図】図1
摘要翻译：要解决的问题：提供一种可以混合并加载在具有微结构电路结构和低结耐压的电路元件中的非易失性半导体存储器件。解决方案：第一深阱DW1和第二深阱DW2是在存储器单元1a中彼此不被约束，并且可以将第一阱W1的电容性晶体管3a，3b和第二阱W2的写入晶体管4a，4b的操作所需的电压分别施加到第一深阱DW1和第二深井DW2。因此，第一深阱DW1和第一阱W1之间的电压差以及第二深阱DW2与第二阱W2之间的电压差可以减小到小于等于（18 [V]）的电压差发生隧道效应，这可以降低第一深阱DW1和第一阱W1之间的结电压以及第二深阱DW2和第二阱W2之间的结电压。

22. 发明专利

JP2015207326A 不揮発性半導体記憶装置有权
标题翻译：非易失性半导体存储器件
公开(公告)号：JP2015207326A
公开(公告)日：2015-11-19
申请号：JP2014086766
申请日：2014-04-18
申请人：株式会社フローディア
发明人：葛西秀男 , 品川裕 , 櫻井良多郎 , 谷口泰弘 , 奥山幸祐
IPC分类号： G11C11/41 , H01L21/8244 , H01L27/11 , H01L21/8247 , H01L27/115 , H01L21/336 , H01L29/788 , H01L29/792 , H01L27/10 , G11C14/00
CPC分类号： G11C14/0063
摘要：【課題】SRAMのSRAMデータを不揮発メモリ部に書き込めるとともに、当該SRAMでの高速動作を実現し得る不揮発性半導体記憶装置を提案する。【解決手段】不揮発性半導体記憶装置1では、不揮発メモリ部16でのSRAMデータの書き込みに必要な電圧を下げることができるので、当該不揮発メモリ部16と接続させるSRAM15を構成する第1アクセストランジスタ21a、第2アクセストランジスタ21b、第1ロードトランジスタ22a、第2ロードトランジスタ22b、第1ドライブトランジスタ23a、および第2ドライブトランジスタ23bの各ゲート絶縁膜の膜厚を4[nm]以下に形成でき、その分、SRAM15を低い電源電圧によって高速動作させることができ、かくして、SRAM15のSRAMデータを不揮発メモリ部16に書き込めるとともに、当該SRAM15での高速動作を実現し得る。【選択図】図2
摘要翻译：要解决的问题：提供一种能够将SRAM的SRAM数据写入非易失性存储器单元中并且能够实现SRAM中的高速操作的非易失性半导体存储器件。解决方案：在非易失性半导体存储器件1中，由于电压在非易失性存储单元16中写入SRAM数据所需的可以降低，第一存取晶体管21a，第二存取晶体管21b，第一负载晶体管22a，第二负载晶体管22b，第一存储晶体管22a的每个栅极绝缘膜的膜厚度构成连接到非易失性存储单元16的SRAM 15的驱动晶体管23a和第二驱动晶体管23b形成为4nm以下。 SRAM 15可以在较低的电源电压下高速运行，对应于此，因此可以将SRAM 15的SRAM数据写入非易失性存储器单元16，并实现SRAM 15的高速运行。

23. 发明专利

JP5756971B1 アンチヒューズメモリおよび半導体記憶装置有权
标题翻译：反熔丝存储器和半导体存储器件
公开(公告)号：JP5756971B1
公开(公告)日：2015-07-29
申请号：JP2014223793
申请日：2014-10-31
申请人：株式会社フローディア
发明人：谷口泰弘 , 葛西秀男 , 川嶋泰彦 , 櫻井良多郎 , 品川裕 , 奥山幸祐
IPC分类号： G11C17/06 , G11C16/02 , G11C16/06 , H01L27/10
CPC分类号： G11C16/02 , G11C16/06 , G11C17/06 , H01L27/10
摘要：【課題】従来よりも小型化を図り得るアンチヒューズメモリおよび半導体記憶装置を提案する。【解決手段】アンチヒューズメモリ2bでは、従来のような制御回路を用いずに、メモリゲート電極Gおよびワード線WL1の電圧値によって、メモリゲート電極Gからワード線WL1への電圧印加が逆方向バイアスの電圧となるような半導体接合構造の整流素子3を設け、当該整流素子3によってメモリゲート電極Gからワード線WL1への電圧印加を遮断するようにしたことから、従来のようなメモリキャパシタへの電圧印加を選択的に行うスイッチトランジスタや、スイッチトランジスタにオンオフ動作を行わせるためのスイッチ制御回路が不要になり、その分、小型化を図り得る。【選択図】図1
摘要翻译：提出反熔丝存储和半导体存储器设备以获得小型化比常规之一。所述的反熔丝存储器2b中，在不使用的控制电路，如常规的，存储器栅电极G的电压值和所述字线WL1，将电压施加反向偏压从存储器栅电极G到字线WL1 使得来自它具有由整流元件3设置成从存储器栅电极G施加电压切断到字线WL1，传统的这种存储电容器上的电压的半导体结结构的整流元件3的和施加电压有选择地将开关控制电路，用于执行开 - 关操作开关晶体管的开关晶体管是不需要的，其量可小型化。点域1

24. 发明专利

JP2014086435A Nonvolatile semiconductor memory device 有权
标题翻译：非易失性半导体存储器件
公开(公告)号：JP2014086435A
公开(公告)日：2014-05-12
申请号：JP2012231439
申请日：2012-10-19
申请人： Floadia Co Ltd , 株式会社フローディア
发明人： TANIGUCHI YASUHIRO , KASAI HIDEO , SHINAGAWA YUTAKA , OKUYAMA KOSUKE
IPC分类号： H01L27/115 , G11C16/04 , H01L21/336 , H01L21/8244 , H01L21/8247 , H01L27/11 , H01L29/788 , H01L29/792
CPC分类号： G11C14/0063 , G11C7/18 , G11C8/16 , G11C16/04 , G11C16/0441 , G11C16/08 , G11C16/12 , G11C16/14 , G11C16/24 , G11C16/26 , H01L27/11519 , H01L27/11558 , H01L29/7881
摘要： PROBLEM TO BE SOLVED: To provide a nonvolatile semiconductor memory device capable of preventing malfunctions of a lead transistor with certainty without increasing the number of bit lines.SOLUTION: In a nonvolatile semiconductor memory device 1, while a second bit line BLN1 connected to a program transistor 5a of a first cell 2a and used for writing data is also used as a bit line for reading in another second cell 2b by switching switch transistors SWa and SWb, program transistors 5a and 5b and erase transistors 3a and 3b to be an electric charge transfer path at writing and eliminating data are provided. Thereby, malfunctions of lead transistors 4a and 4b caused by being used for writing and eliminating data can be prevented with certainty without increasing the number of bit lines.
摘要翻译：要解决的问题：提供一种能够确保地防止引线晶体管故障而不增加位线数量的非易失性半导体存储器件。解决方案：在非易失性半导体存储器件1中，连接到程序的第二位线BLN1 用于写入数据的第一单元2a的晶体管5a也用作用于通过将开关晶体管SWa和SWb，程序晶体管5a和5b以及擦除晶体管3a和3b切换成电荷来读取另一个第二单元2b的位线提供写入时的传输路径和消除数据。因此，可以确定地防止由于用于写入和消除数据而引起的引线晶体管4a和4b的故障，而不增加位线的数量。

25. 发明专利

JP5219170B2 Non-volatile semiconductor memory device 有权
公开(公告)号：JP5219170B2
公开(公告)日：2013-06-26
申请号：JP2011205934
申请日：2011-09-21
申请人：株式会社フローディア
发明人：裕品川 , 秀男葛西 , 泰弘谷口
IPC分类号： G11C16/04 , G11C16/02
CPC分类号： H01L27/11517 , G11C16/0416 , G11C16/0483 , G11C16/24 , G11C16/3468
摘要： Proposed is a non-volatile semiconductor memory device in which it is possible to more freely set the voltage used when accumulating charge in a selected memory cell transistor than a conventional one. In the non-volatile semiconductor memory device (1), when accumulating charge in a selected memory cell transistor (115), a high write inhibit voltage is applied through a P-type MOS transistor (9b) and a low write voltage is applied through an N-type MOS transistor (15a). A function for applying a voltage to the selected memory cell transistor (115) or a non-selected memory cell transistor (116) is thereby shared by the separate P-type MOS transistor (9b) and N-type MOS transistor (15a). This makes it possible to separately adjust, for example, the gate and source voltages of each of the P-type and N-type MOS transistors (9b, 15a) and finally to set the gate-substrate voltage to, for example, 4 V or other value.

26. 发明专利

JP2021125540A 半導体記憶装置有权
公开(公告)号：JP2021125540A
公开(公告)日：2021-08-30
申请号：JP2020017455
申请日：2020-02-04
申请人：株式会社フローディア
发明人：野田敏史 , 葛西秀男 , 谷口泰弘
IPC分类号： G11C17/16 , G11C17/18 , H01L27/10
摘要：【課題】データ書き込み時のリーク電流を抑制させることができるアンチヒューズメモリ及び半導体記憶装置を提供する。【解決手段】半導体記憶装置1には複数のアンチヒューズメモリMが行列状に配置されている。アンチヒューズメモリMは、メモリキャパシタ10とMOSトランジスタ20とを有する。メモリキャパシタ10は、メモリゲート電極10aがMOSトランジスタ20のソース領域20bに接続され、拡散領域10bが列ごとのソース線SLに接続されている。MOSトランジスタ20のゲート電極20aは、列ごとのワード線WLに接続され、ドレイン領域20cは行ごとのビット線BLに接続されており、独立して印加される電圧が制御される。【選択図】図1

27. 发明专利

JP2019121968A 固体撮像装置及びカメラシステム审中-公开
公开(公告)号：JP2019121968A
公开(公告)日：2019-07-22
申请号：JP2018001487
申请日：2018-01-09
申请人：株式会社フローディア
发明人：宿利章二 , 柳沢一正 , 竹田敏文 , 奥山幸祐 , 谷口泰弘
IPC分类号： H01L27/146 , H01L27/1157 , H01L21/336 , H01L29/788 , H01L29/792 , H01L27/11524 , H01L27/11526 , H01L27/11573 , H04N5/3745
摘要：【課題】記録媒体を用いることなく静止画像を記録できる固体撮像装置及びカメラシステムを提供することを目的とする。【解決手段】イメージセンサの画素Pには、フォトダイオード35、転送トランジスタ36、リセットトランジスタ37、増幅トランジスタ38とともに、選択トランジスタの機能を有する記憶素子39が設けられている。記憶素子39は、ドレイン側選択トランジスタDST、ソース側選択トランジスタSSTとともにメモリトランジスタMTが一体的な構造で形成されている。メモリトランジスタMTは、書き込み電圧がゲート電圧としてメモリゲート電極41に印加されることにより、フォトダイオード35の受光量に応じた量の電荷を電荷蓄積層42に蓄積する。【選択図】図3

28. 发明专利

JP2019117881A 不揮発性SRAMメモリセル及び不揮発性半導体記憶装置审中-公开
公开(公告)号：JP2019117881A
公开(公告)日：2019-07-18
申请号：JP2017251789
申请日：2017-12-27
申请人：株式会社フローディア
发明人：柳沢一正 , 葛西秀男 , 大和田福夫 , 谷口泰弘 , 奥山幸祐
IPC分类号： H01L21/8244 , H01L27/11 , H01L21/336 , H01L29/788 , H01L29/792 , H01L27/11568
摘要：【課題】SRAM部に付加される容量成分を小さくすることができる不揮発性SRAMメモリセル及び不揮発性半導体記憶装置を提供する。【解決手段】メモリセル領域40は、その中央にNウェルNWが配置され、NウェルNWを挟むようにメモリセル領域40の両側にPウェルPWa、PWbが配置されている。NウェルNWに第1、第2ロードトランジスタ21a、21bが形成される。PウェルPWaに第1アクセストランジスタ17、第1ドライブトランジスタ22a及び第1不揮発性記憶素子28aが形成され、PウェルPWbに第2アクセストランジスタ18、第2ドライブトランジスタ22b及び第2不揮発性記憶素子28bが形成され、SRAM部の両側の一方に第1不揮発性記憶素子28aが配置され、他方に第2不揮発性記憶素子28bが配置されている。【選択図】図3

29. 发明专利

JP6518892B2 半導体集積回路装置の製造方法有权
公开(公告)号：JP6518892B2
公开(公告)日：2019-05-29
申请号：JP2015012804
申请日：2015-01-26
申请人：株式会社フローディア
发明人：大和田福夫 , 谷口泰弘 , 川嶋泰彦 , 吉田信司 , 奥山幸祐
IPC分类号： H01L27/088 , H01L27/10 , H01L27/11531 , H01L21/336 , H01L29/788 , H01L29/792 , H01L21/3065 , H01L21/8234

30. 发明专利

JP6398021B1 固体撮像装置及びカメラシステム有权
公开(公告)号：JP6398021B1
公开(公告)日：2018-09-26
申请号：JP2018001487
申请日：2018-01-09
申请人：株式会社フローディア
发明人：宿利章二 , 柳沢一正 , 竹田敏文 , 奥山幸祐 , 谷口泰弘
IPC分类号： H04N5/343 , H01L27/146 , H01L21/336 , H01L29/788 , H01L29/792 , H04N5/3745
摘要：【課題】記録媒体を用いることなく静止画像を記録できる固体撮像装置及びカメラシステムを提供することを目的とする。【解決手段】イメージセンサの画素Pには、フォトダイオード35、転送トランジスタ36、リセットトランジスタ37、増幅トランジスタ38とともに、選択トランジスタの機能を有する記憶素子39が設けられている。記憶素子39は、ドレイン側選択トランジスタDST、ソース側選択トランジスタSSTとともにメモリトランジスタMTが一体的な構造で形成されている。メモリトランジスタMTは、書き込み電圧がゲート電圧としてメモリゲート電極41に印加されることにより、フォトダイオード35の受光量に応じた量の電荷を電荷蓄積層42に蓄積する。【選択図】図3

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