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11. 发明专利

JP2008135925A Calibration circuit 有权
标题翻译：校准电路
公开(公告)号：JP2008135925A
公开(公告)日：2008-06-12
申请号：JP2006319937
申请日：2006-11-28
申请人： Elpida Memory Inc , エルピーダメモリ株式会社
发明人： YOKO HIDEYUKI
IPC分类号： H03K19/0175 , H01L21/822 , H01L27/04 , H03K19/0948
CPC分类号： G01R31/31713 , G11C29/02 , G11C29/022 , G11C29/028
摘要： PROBLEM TO BE SOLVED: To provide a calibration circuit which is capable of carrying out sufficient calibration operation even in the case where the frequency of an external clock is high. SOLUTION: The calibration circuit comprises: a first replica buffer 110 including the substantially same circuit configuration as a pull-up circuit constituting an output buffer; and a second replica buffer 130 including the substantially same circuit configuration as a pull-down circuit constituting the output buffer. When a first calibration command ZQCS is issued, both of control signals ACT1, ACT2 are activated to simultaneously perform calibration operations on the first and second replica buffers 110, 130. When a second calibration command ZQCL is issued, the control signals ACT1, ACT2 are alternately activated to alternately perform calibration operations on the first and second replica buffers 110, 130. COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：要解决的问题：即使在外部时钟的频率高的情况下，也能够提供能够执行足够的校准操作的校准电路。校准电路包括：第一复制缓冲器110，其包括与组成输出缓冲器的上拉电路基本相同的电路配置; 以及第二复制缓冲器130，其包括与组成输出缓冲器的下拉电路基本相同的电路配置。当发出第一校准命令ZQCS时，激活控制信号ACT1，ACT2同时对第一和第二复制缓冲器110,130执行校准操作。当发出第二校准命令ZQCL时，控制信号ACT1，ACT2为交替地激活以在第一和第二复制缓冲器110,130上交替执行校准操作。版权所有（C）2008，JPO＆INPIT

12. 发明专利

JP2006514296A Communication interface for diagnostic circuitry of the integrated circuit 有权
公开(公告)号：JP2006514296A
公开(公告)日：2006-04-27
申请号：JP2004571048
申请日：2003-09-17
申请人：アーム・リミテッド
发明人：イアン・フィールド , ポール・キメルマン
IPC分类号： G01R31/28 , G01R31/3185 , G06F13/38 , G06F13/42 , H01L21/822 , H01L27/04
CPC分类号： G06F13/4282 , G01R31/31713 , G01R31/318572
摘要：集積回路は、シリアルスキャンチェーンまたはデバッグバスアクセス回路のような診断回路を備え、その診断回路との伝送は、外部の診断装置への双方向シリアルリンクと接続されたインターフェイス回路を用いて確立される。双方向シリアルリンクは、データと制御信号を伝達する。シリアルプロトコルは、ペーシング信号についての供給を含み、これにより、診断回路は、外部診断装置に、更なるデータを受信する準備ができたとき、及び／又は特定の診断動作を完了したときを指示することができる。この自己ペーシングは、とても有益である。外部診断装置によって生成されたトレーニング信号は、初期化でインターフェイス回路によって検出され、そしてサンプリングポイントのタイミングを駆動するために使用されてもよい。従って、別個のクロック信号を供給する必要性が、このような環境において回避される。

13. 发明专利

JP2003078020A Test circuit and semiconductor integrated circuit device 有权
标题翻译：测试电路和半导体集成电路器件
公开(公告)号：JP2003078020A
公开(公告)日：2003-03-14
申请号：JP2001269216
申请日：2001-09-05
申请人： Fujitsu Ltd , 富士通株式会社
发明人： GOTO KOTARO , AOYANAGI KOJI , TERAJIMA KAZUHIRO , NISHIO SHIGERU
IPC分类号： G01R31/28 , G01F19/00 , G01R31/317 , G01R31/3185 , H01L21/822 , H01L27/04
CPC分类号： G01R31/31713 , G01R31/318572
摘要： PROBLEM TO BE SOLVED: To solve a problem that a JTAG test using a general boundary scanning register is difficult to carry out between the LSIs handling a high speed difference signal.
SOLUTION: A test circuit is incorporated in a device having an output circuit 31 outputting a signal and it verifies the connection nodes XO and /XO in the device. The circuit is provided with a test data generation circuit 321 generating test data for verifying the connection of an output node in the output circuit; and a test output buffer 322 which is connected to the output node in parallel, receives test data from the test data generation circuit, and outputs it to the output node.
COPYRIGHT: (C)2003,JPO
摘要翻译：要解决的问题：为了解决在处理高速差信号的LSI之间难以执行使用通用边界扫描寄存器的JTAG测试的问题。解决方案：测试电路被并入具有输出信号的输出电路31的装置中，并验证装置中的连接节点XO和/ XO。该电路设置有测试数据生成电路321，生成用于验证输出电路中的输出节点的连接的测试数据; 并且并行连接到输出节点的测试输出缓冲器322从测试数据生成电路接收测试数据，并将其输出到输出节点。

14. 发明专利

JP2015169524A 試験装置、キャリブレーションデバイス、キャリブレーション方法、および試験方法审中-公开
标题翻译：测试设备，校准设备，校准方法和测试方法
公开(公告)号：JP2015169524A
公开(公告)日：2015-09-28
申请号：JP2014044152
申请日：2014-03-06
申请人：株式会社アドバンテスト
发明人：増田伸 , 原英生 , 安高剛
IPC分类号： H01L21/66 , G01R31/28
CPC分类号： G01R31/31917 , G01R31/3163 , G01R31/31713 , G01R31/31901 , G01R31/3191
摘要：【課題】光インターフェースを備える複数の被試験デバイスを簡便に試験する。【解決手段】光試験信号を発生する光試験信号発生部と、複数の被試験デバイスのうち試験対象の被試験デバイスに光試験信号を供給する光信号供給部と、複数の被試験デバイスが出力する光信号のうち、試験対象の被試験デバイスが出力する光信号を選択する第1光スイッチ部と、選択された光信号を受光する光信号受信部とを備える試験装置および試験方法を提供する。【選択図】図1
摘要翻译：要解决的问题：容易地测试包括光学接口在内的多个待测设备。解决方案：提供一种测试设备和测试方法。测试装置包括：产生光学测试信号的光学测试信号产生单元; 光信号供给单元，将多个被测设备的光信号供给被测设备; 第一光开关单元，从被测试的多个被测设备输出的光信号中选择由被测对象器件输出的光信号; 以及光信号接收单元，其接收所选择的光信号。

16. 发明专利

JP4473215B2 Semiconductor integrated circuit 有权
公开(公告)号：JP4473215B2
公开(公告)日：2010-06-02
申请号：JP2005380239
申请日：2005-12-28
申请人：株式会社リキッド・デザイン・システムズ
发明人：浩一熊谷
IPC分类号： G01R31/28 , H01L21/66 , H01L21/822 , H01L27/04
CPC分类号： G11C29/48 , G01R31/31713 , G11C29/1201 , H01L2924/0002 , H01L2924/00

17. 发明专利

JP4159553B2 The output circuit and semiconductor device including the same of the semiconductor device, and, characteristic adjusting method of an output circuit 有权
公开(公告)号：JP4159553B2
公开(公告)日：2008-10-01
申请号：JP2005011272
申请日：2005-01-19
申请人：エルピーダメモリ株式会社
发明人：宏樹藤澤
IPC分类号： H03K19/0175
CPC分类号： H03H11/28 , G01R31/31713 , G11C11/4093 , G11C29/02 , G11C29/022 , G11C29/028 , G11C29/50008 , H03K19/0005
摘要： To decrease the circuit scale necessary for the calibration of the output circuit and to decrease the time required for the calibration operation. The invention includes a first output buffer and a second output buffer that are connected to a data pin, and a calibration circuit that is connected to a calibration pin. The first output buffer and the second output buffer include plural unit buffers. The unit buffers have mutually the same circuit structures. With this arrangement, the impedances of the first output buffer and the second output buffer can be set in common, based on the calibration operation using the calibration circuit. Consequently, both the circuit scale necessary for the calibration operation and the time required for the calibration operation can be decreased.

18. 发明专利

JP4159536B2 Semiconductor device and the evaluation circuit 有权
公开(公告)号：JP4159536B2
公开(公告)日：2008-10-01
申请号：JP2004326424
申请日：2004-11-10
申请人：エルピーダメモリ株式会社
发明人：一行森重
IPC分类号： G01R31/28 , H01L21/66 , H01L21/822 , H01L27/04
CPC分类号： G01R31/3172 , G01R31/31713 , G01R31/31721

19. 发明专利

JP3955196B2 Test circuit and semiconductor integrated circuit device 有权
公开(公告)号：JP3955196B2
公开(公告)日：2007-08-08
申请号：JP2001269216
申请日：2001-09-05
申请人：富士通株式会社
发明人：一宏寺島 , 公太郎後藤 , 茂西尾 , 幸治青柳
IPC分类号： G01R31/28 , H01L21/822 , G01F19/00 , G01R31/317 , G01R31/3185 , H01L27/04
CPC分类号： G01R31/31713 , G01R31/318572

20. 发明专利

JP2007157944A Semiconductor integrated circuit device 审中-公开
标题翻译：半导体集成电路设备
公开(公告)号：JP2007157944A
公开(公告)日：2007-06-21
申请号：JP2005349893
申请日：2005-12-02
申请人： Matsushita Electric Ind Co Ltd , 松下電器産業株式会社
发明人： TANAKA ISAO
IPC分类号： H01L21/822 , G01R31/28 , G01R31/3183 , H01L21/82 , H01L27/04
CPC分类号： G01R31/31713 , G01R31/312 , G01R31/315 , G01R31/318533 , H01L2924/0002 , H01L2924/00
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit device capable of easily performing a circuit design of a system LSI designed by incorporating in combination large scale circuits, particularly circuits using a plurality of IPs or the like.
SOLUTION: The semiconductor integrated circuit device includes a driving part 101 connected with a driven circuit 104 via a transmission line for supplying to the driven circuit 104 a driving signal for driving the driven circuit 104; a switch 102 inserted into a transmission line between the driven circuit 104 and the driving part 101 for making the driving signal supplied to the driven circuit 104 pass or interrupting the same; and a transmitter 103 connected to the transmission line between the switch 102 and the driving part 101, for transmitting an external test signal supplied from the outside of the semiconductor integrated circuit device to the driven circuit 104.
COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：解决的问题：提供一种半导体集成电路器件，其能够容易地执行通过组合大规模电路而设计的系统LSI的电路设计，特别是使用多个IP等的电路。解决方案：半导体集成电路器件包括通过传输线与驱动电路104连接的驱动部分101，用于向驱动电路104提供驱动驱动电路104的驱动信号; 插入驱动电路104和驱动部101之间的传输线的开关102用于使提供给从动电路104的驱动信号通过或中断; 以及连接到开关102和驱动部分101之间的传输线的发射机103，用于将从半导体集成电路装置的外部提供的外部测试信号发射到驱动电路104.版权所有（C）2007 ，JPO＆INPIT

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